在制作電路板時(shí)，通常會(huì)在負(fù)載芯片周圍放置很多電容，這些電容就起到電源退耦作用。

 

其原理可用圖 1 說明。

 

圖 1 去耦電路

 

當(dāng)負(fù)載電流不變時(shí)，其電流由穩(wěn)壓電源部分提供，即圖中的 I0，方向如圖所示。此時(shí)電容兩端電壓與負(fù)載兩端電壓一致，電流 Ic 為 0，電容兩端存儲(chǔ)相當(dāng)數(shù)量的電荷，其電荷數(shù)量和電容量有關(guān)。當(dāng)負(fù)載瞬態(tài)電流發(fā)生變化時(shí)，由于負(fù)載芯片內(nèi)部晶體管電平轉(zhuǎn)換速度極快，必須在極短的時(shí)間內(nèi)為負(fù)載芯片提供足夠的電流。但是穩(wěn)壓電源無法很快響應(yīng)負(fù)載電流的變化，因此，電流 I0 不會(huì)馬上滿足負(fù)載瞬態(tài)電流要求，因此負(fù)載芯片電壓會(huì)降低。但是由于電容電壓與負(fù)載電壓相同，因此電容兩端存在電壓變化。對(duì)于電容來說電壓變化必然產(chǎn)生電流，此時(shí)電容對(duì)負(fù)載放電，電流 Ic 不再為 0，為負(fù)載芯片提供電流。根據(jù)電容等式：

 

    （公式 1）

 

只要電容量 C 足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負(fù)載瞬態(tài)電流的要求。這樣就保證了負(fù)載芯片電壓的變化在容許的范圍內(nèi)。這里，相當(dāng)于電容預(yù)先存儲(chǔ)了一部分電能，在負(fù)載需要的時(shí)候釋放出來，即電容是儲(chǔ)能元件。儲(chǔ)能電容的存在使負(fù)載消耗的能量得到快速補(bǔ)充，因此保證了負(fù)載兩端電壓不至于有太大變化，此時(shí)電容擔(dān)負(fù)的是局部電源的角色。

 

從儲(chǔ)能的角度來理解電源退耦，非常直觀易懂，但是對(duì)電路設(shè)計(jì)幫助不大。從阻抗的角度理解電容退耦，能讓我們?cè)O(shè)計(jì)電路時(shí)有章可循。實(shí)際上，在決定電源分配系統(tǒng)的去耦電容量的時(shí)候，用的就是阻抗的概念。

 

 

將圖 1 中的負(fù)載芯片拿掉，如圖 2 所示。從 AB 兩點(diǎn)向左看過去，穩(wěn)壓電源以及電容退耦系統(tǒng)一起，可以看成一個(gè)復(fù)合的電源系統(tǒng)。這個(gè)電源系統(tǒng)的特點(diǎn)是：不論 AB 兩點(diǎn)間負(fù)載瞬態(tài)電流如何變化，都能保證 AB 兩點(diǎn)間的電壓保持穩(wěn)定，即 AB 兩點(diǎn)間電壓變化很小。

 

圖片 2 電源部分

 

我們可以用一個(gè)等效電源模型表示上面這個(gè)復(fù)合的電源系統(tǒng)，如圖 3

 

圖 3 等效電源

 

對(duì)于這個(gè)電路可寫出如下等式：

（公式 2）

 

我們的最終設(shè)計(jì)目標(biāo)是，不論 AB 兩點(diǎn)間負(fù)載瞬態(tài)電流如何變化，都要保持 AB 兩點(diǎn)間電壓變化范圍很小，根據(jù)公式 2，這個(gè)要求等效于電源系統(tǒng)的阻抗 Z 要足夠低。在圖 2 中，我們是通過去耦電容來達(dá)到這一要求的，因此從等效的角度出發(fā)，可以說去耦電容降低了電源系統(tǒng)的阻抗。另一方面，從電路原理的角度來說，可得到同樣結(jié)論。電容對(duì)于交流信號(hào)呈現(xiàn)低阻抗特性，因此加入電容，實(shí)際上也確實(shí)降低了電源系統(tǒng)的交流阻抗。

 

從阻抗的角度理解電容退耦，可以給我們?cè)O(shè)計(jì)電源分配系統(tǒng)帶來極大的方便。實(shí)際上，電源分配系統(tǒng)設(shè)計(jì)的最根本的原則就是使阻抗最小。最有效的設(shè)計(jì)方法就是在這個(gè)原則指導(dǎo)下產(chǎn)生的。

 

正確使用電容進(jìn)行電源退耦，必須了解實(shí)際電容的頻率特性。理想電容器在實(shí)際中是不存在的，這就是為什么經(jīng)常聽到“電容不僅僅是電容”的原因。

 

實(shí)際的電容器總會(huì)存在一些寄生參數(shù)，這些寄生參數(shù)在低頻時(shí)表現(xiàn)不明顯，但是高頻情況下，其重要性可能會(huì)超過容值本身。圖 4 是實(shí)際電容器的 SPICE 模型，圖中，ESR 代表等效串聯(lián)電阻，ESL 代表等效串聯(lián)電感或寄生電感，C 為理想電容。

 

圖 4 電容模型

 

等效串聯(lián)電感（寄生電感）無法消除，只要存在引線，就會(huì)有寄生電感。這從磁場能量變化的角度可以很容易理解，電流發(fā)生變化時(shí)，磁場能量發(fā)生變化，但是不可能發(fā)生能量躍變，表現(xiàn)出電感特性。寄生電感會(huì)延緩電容電流的變化，電感越大，電容充放電阻抗就越大，反應(yīng)時(shí)間就越長。等效串聯(lián)電阻也不可消除的，很簡單，因?yàn)橹谱麟娙莸牟牧喜皇浅瑢?dǎo)體。

 

討論實(shí)際電容特性之前，首先介紹諧振的概念。對(duì)于圖 4 的電容模型，其復(fù)阻抗為：

 

    （公式 3）

 

 

 

時(shí)，此時(shí)容性阻抗矢量與感性阻抗之差為 0，電容的總阻抗最小，表現(xiàn)為純電阻特性。該頻率點(diǎn)就是電容的自諧振頻率。自諧振頻率點(diǎn)是區(qū)分電容是容性還是感性的分界點(diǎn)，高于諧振頻率時(shí)，“電容不再是電容”，因此退耦作用將下降。因此，實(shí)際電容器都有一定的工作頻率范圍，只有在其工作頻率范圍內(nèi)，電容才具有很好的退耦作用，使用電容進(jìn)行電源退耦時(shí)要特別關(guān)注這一點(diǎn)。寄生電感（等效串聯(lián)電感）是電容器在高于自諧振頻率點(diǎn)之后退耦功能被消弱的根本原因。圖 5 顯示了一個(gè)實(shí)際的 0805 封裝 0.1uF 陶瓷電容，其阻抗隨頻率變化的曲線。

 

圖 5 電容阻抗特性

 

電容的自諧振頻率值和它的電容值及等效串聯(lián)電感值有關(guān)，使用時(shí)可查看器件手冊(cè)，了解該項(xiàng)參數(shù)，確定電容的有效頻率范圍。下面列出了 AVX 生產(chǎn)的陶瓷電容不同封裝的各項(xiàng)參數(shù)值。

 

 

電容的等效串聯(lián)電感和生產(chǎn)工藝和封裝尺寸有關(guān)，同一個(gè)廠家的同種封裝尺寸的電容，其等效串聯(lián)電感基本相同。通常小封裝的電容等效串聯(lián)電感更低，寬體封裝的電容比窄體封裝的電容有更低的等效串聯(lián)電感。

既然電容可以看成 RLC 串聯(lián)電路，因此也會(huì)存在品質(zhì)因數(shù)，即 Q 值，這也是在使用電容時(shí)的一個(gè)重要參數(shù)。

 

電路在諧振時(shí)容抗等于感抗，所以電容和電感上兩端的電壓有效值必然相等，電容上的電壓有效值 UC=I*1/ωC=U/ωCR=QU，品質(zhì)因數(shù) Q=1/ωCR，這里 I 是電路的總電流。電感上的電壓有效值 UL=ωLI=ωL*U/R=QU，品質(zhì)因數(shù)Q=ωL/R。因?yàn)椋篣C=UL 所以 Q=1/ωCR=ωL/R。電容上的電壓與外加信號(hào)電壓 U 之比 UC/U=（I*1/ωC）/RI=1/ωCR=Q。電感上的電壓與外加信號(hào)電壓 U 之比 UL/U=ωLI/RI=ωL/R=Q。從上面分析可見，電路的品質(zhì)因數(shù)越高，電感或電容上的電壓比外加電壓越高。

 

圖 6 Q 值的影響

 

Q 值影響電路的頻率選擇性。當(dāng)電路處于諧振頻率時(shí)，有最大的電流，偏離諧振頻率時(shí)總電流減小。我們用 I/I0 表示通過電容的電流與諧振電流的比值，即相對(duì)變化率。表示頻率偏離諧振頻率程度。圖 6 顯示了 I/I0 與關(guān)系曲線。這里有三條曲線，對(duì)應(yīng)三個(gè)不同的 Q 值，其中有 Q1>Q2>Q3。從圖中可看出當(dāng)外加信號(hào)頻率 ω 偏離電路的諧振頻率 ω0時(shí)，I/I0 均小于 1。Q 值越高在一定的頻偏下電流下降得越快，其諧振曲線越尖銳。也就是說電路的選擇性是由電路的品質(zhì)因素 Q 所決定的，Q 值越高選擇性越好。

 

在電路板上會(huì)放置一些大的電容，通常是坦電容或電解電容。這類電容有很低的 ESL，但是 ESR 很高，因此 Q 值很低，具有很寬的有效頻率范圍，非常適合板級(jí)電源濾波。

 

當(dāng)電容安裝到電路板上后，還會(huì)引入額外的寄生參數(shù)，從而引起諧振頻率的偏移。充分理解電容的自諧振頻率和安裝諧振頻率非常重要，在計(jì)算系統(tǒng)參數(shù)時(shí)，實(shí)際使用的是安裝諧振頻率，而不是自諧振頻率，因?yàn)槲覀冴P(guān)注的是電容安裝到電路板上之后的表現(xiàn)。

 

電容在電路板上的安裝通常包括一小段從焊盤拉出的引出線，兩個(gè)或更多的過孔。我們知道，不論引線還是過孔都存在寄生電感。寄生電感是我們主要關(guān)注的重要參數(shù)，因?yàn)樗鼘?duì)電容的特性影響最大。電容安裝后，可以對(duì)其周圍一小片區(qū)域有效去耦，這涉及到去耦半徑問題，本文后面還要詳細(xì)講述。現(xiàn)在我們考察這樣一種情況，電容要對(duì)距離它 2 厘米處的一點(diǎn)去耦，這時(shí)寄生電感包括哪幾部分。首先，電容自身存在寄生電感。從電容到達(dá)需要去耦區(qū)域的路徑上包括焊盤、一小段引出線、過孔、2 厘米長的電源及地平面，這幾個(gè)部分都存在寄生電感。相比較而言，過孔的寄生電感較大?？梢杂霉浇朴?jì)算一個(gè)過孔的寄生電感有多大。 公式為

 

 

其中：L 是過孔的寄生電感，單位是 nH。h 為過孔的長度，和板厚有關(guān)，單位是英寸。d為過孔的直徑，單位是英寸。下面就計(jì)算一個(gè)常見的過孔的寄生電感，看看有多大，以便有一個(gè)感性認(rèn)識(shí)。設(shè)過孔的長度為 63mil（對(duì)應(yīng)電路板的厚度 1.6 毫米，這一厚度的電路板很常見），過孔直徑 8mil，根據(jù)上面公式得：

 

 

這一寄生電感比很多小封裝電容自身的寄生電感要大，必須考慮它的影響。過孔的直徑越大，寄生電感越小。過孔長度越長，電感越大。下面我們就以一個(gè) 0805 封裝 0.01uF 電容為例，計(jì)算安裝前后諧振頻率的變化。參數(shù)如下：容值：C=0.01uF。電容自身等效串聯(lián)電感：ESL=0.6 nH。安裝后增加的寄生電感：Lmount=1.5nH。

電容的自諧振頻率：

 

 

安裝后的總寄生電感：0.6+1.5=2.1nH。注意，實(shí)際上安裝一個(gè)電容至少要兩個(gè)過孔，寄生電感是串聯(lián)的，如果只用兩個(gè)過孔，則過孔引入的寄生電感就有 3nH。但是在電容的每一端都并聯(lián)幾個(gè)過孔，可以有效減小總的寄生電感量，這和安裝方法有關(guān)。

 

安裝后的諧振頻率為：

 

 

可見，安裝后電容的諧振頻率發(fā)生了很大的偏移，使得小電容的高頻去耦特性被消弱。在進(jìn)行電路參數(shù)設(shè)計(jì)時(shí)，應(yīng)以這個(gè)安裝后的諧振頻率計(jì)算，因?yàn)檫@才是電容在電路板上的實(shí)際表現(xiàn)。

 

安裝電感對(duì)電容的去耦特性產(chǎn)生很大影響，應(yīng)盡量減小。實(shí)際上，如何最大程度的減小安裝后的寄生電感，是一個(gè)非常重要的問題。

 

 

先插一句題外話，很多人在看資料時(shí)會(huì)有這樣的困惑，有的資料上說要對(duì)每個(gè)電源引腳加去耦電容，而另一些資料并不是按照每個(gè)電源引腳都加去偶電容來設(shè)計(jì)的，只是說在芯片周圍放置多少電容，然后怎么放置，怎么打孔等等。那么到底哪種說法及做法正確呢？我在剛接觸電路設(shè)計(jì)的時(shí)候也有這樣的困惑。其實(shí)，兩種方法都是正確的，只不過處理問題的角度不同。看過本文后，你就徹底明白了。

 

上一節(jié)講了對(duì)引腳去耦的方法，這一節(jié)就來講講另一種方法，從電源系統(tǒng)的角度進(jìn)行去耦設(shè)計(jì)。該方法本著這樣一個(gè)原則：在感興趣的頻率范圍內(nèi)，使整個(gè)電源分配系統(tǒng)阻抗最低。其方法仍然是使用去耦電容。

 

電源去耦涉及到很多問題：總的電容量多大才能滿足要求？如何確定這個(gè)值？選擇那些電容值？放多少個(gè)電容？選什么材質(zhì)的電容？電容如何安裝到電路板上？電容放置距離有什么要求？下面分別介紹。

著名的 Target Impedance（目標(biāo)阻抗）

 

目標(biāo)阻抗（Target Impedance）定義為：

 

    （公式 4）

 

 

該定義可解釋為：能滿足負(fù)載最大瞬態(tài)電流供應(yīng)，且電壓變化不超過最大容許波動(dòng)范圍的情況下，電源系統(tǒng)自身阻抗的最大值。超過這一阻抗值，電源波動(dòng)將超過容許范圍。如果你對(duì)阻抗和電壓波動(dòng)的關(guān)系不清楚的話，請(qǐng)回顧“電容退耦的兩種解釋”一節(jié)。

 

 

1、目標(biāo)阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對(duì)快速變化的電流表現(xiàn)出來的一種阻抗特性。

 

2、目標(biāo)阻抗和一定寬度的頻段有關(guān)。在感興趣的整個(gè)頻率范圍內(nèi)，電源阻抗都不能超過這個(gè)值。阻抗是電阻、電感和電容共同作用的結(jié)果，因此必然與頻率有關(guān)。感興趣的整個(gè)頻率范圍有多大？這和負(fù)載對(duì)瞬態(tài)電流的要求有關(guān)。顧名思義，瞬態(tài)電流是指在極短時(shí)間內(nèi)電源必須提供的電流。如果把這個(gè)電流看做信號(hào)的話，相當(dāng)于一個(gè)階躍信號(hào)，具有很寬的頻譜，這一頻譜范圍就是我們感興趣的頻率范圍。

 

如果暫時(shí)不理解上述兩點(diǎn)，沒關(guān)系，繼續(xù)看完本文后面的部分，你就明白了。

 

 

有兩種方法確定所需的電容量。第一種方法利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量。這種方法沒有考慮 ESL 及 ESR 的影響，因此很不精確，但是對(duì)理解電容量的選擇有好處。第二種方法就是利用目標(biāo)阻抗（Target Impedance）來計(jì)算總電容量，這是業(yè)界通用的方法，得到了廣泛驗(yàn)證。你可以先用這種方法來計(jì)算，然后做局部微調(diào)，能達(dá)到很好的效果，如何進(jìn)行局部微調(diào)，是一個(gè)更高級(jí)的話題。下面分別介紹兩種方法。

 

方法一：利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量

 

設(shè)負(fù)載（容性）為 30pF，要在 2ns 內(nèi)從 0V 驅(qū)動(dòng)到 3.3V，瞬態(tài)電流為：

 

    （公式 5）

 

如果共有 36 個(gè)這樣的負(fù)載需要驅(qū)動(dòng)，則瞬態(tài)電流為：36*49.5mA=1.782A。假設(shè)容許電壓波動(dòng)為：3.3*2.5%=82.5 mV，所需電容量為：

 

C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF

 

說明：所加的電容實(shí)際上作為抑制電壓波紋的儲(chǔ)能元件，該電容必須在 2ns 內(nèi)為負(fù)載提供1.782A 的電流，同時(shí)電壓下降不能超過 82.5 mV，因此電容值應(yīng)根據(jù) 82.5 mV 來計(jì)算。記?。弘娙莘烹娊o負(fù)載提供電流，其本身電壓也會(huì)下降，但是電壓下降的量不能超過 82.5mV（容許的電壓波紋）。這種計(jì)算沒什么實(shí)際意義，之所以放在這里說一下，是為了讓大家對(duì)去耦原理認(rèn)識(shí)更深。

 

方法二：利用目標(biāo)阻抗計(jì)算電容量（設(shè)計(jì)思想很嚴(yán)謹(jǐn)，要吃透）

 

為了清楚的說明電容量的計(jì)算方法，我們用一個(gè)例子。要去耦的電源為 1.2V，容許電壓波動(dòng)為 2.5%，最大瞬態(tài)電流 600mA，

 

第一步：計(jì)算目標(biāo)阻抗

 

 

第二步：確定穩(wěn)壓電源頻率響應(yīng)范圍。

 

和具體使用的電源片子有關(guān)，通常在 DC 到幾百 kHz 之間。這里設(shè)為 DC 到 100kHz。在100kHz 以下時(shí)，電源芯片能很好的對(duì)瞬態(tài)電流做出反應(yīng)，高于 100kHz 時(shí)，表現(xiàn)為很高的阻抗，如果沒有外加電容，電源波動(dòng)將超過允許的 2.5%。為了在高于 100kHz 時(shí)仍滿足電壓波動(dòng)小于 2.5%要求，應(yīng)該加多大的電容？

 

第三步：計(jì)算 bulk 電容量

 

當(dāng)頻率處于電容自諧振點(diǎn)以下時(shí)，電容的阻抗可近似表示為：頻率 f 越高，阻抗越小，頻率越低，阻抗越大。在感興趣的頻率范圍內(nèi)，電容的最大阻抗不能超過目標(biāo)阻抗，因此使用 100kHz 計(jì)算（電容起作用的頻率范圍的最低頻率，對(duì)應(yīng)電容最高阻抗）。

 

 

第四步：計(jì)算 bulk 電容的最高有效頻率

 

當(dāng)頻率處于電容自諧振點(diǎn)以上時(shí)，電容的阻抗可近似表示為：頻率 f 越高，阻抗越大，但阻抗不能超過目標(biāo)阻抗。假設(shè) ESL 為 5nH，則最高有效頻率為：。這樣一個(gè)大的電容能夠讓我們把電源阻抗在 100kHz 到1.6MHz 之間控制在目標(biāo)阻抗之下。當(dāng)頻率高于 1.6MHz 時(shí)，還需要額外的電容來控制電源系統(tǒng)阻抗。

 

第五步：計(jì)算頻率高于 1.6MHz 時(shí)所需電容

 

如果希望電源系統(tǒng)在 500MHz 以下時(shí)都能滿足電壓波動(dòng)要求，就必須控制電容的寄生電感量。必須滿足

 

 

所以有：

 

 

假設(shè)使用 AVX 公司的 0402 封裝陶瓷電容，寄生電感約為 0.4nH，加上安裝到電路板上后過孔的寄生電感（本文后面有計(jì)算方法）假設(shè)為 0.6nH，則總的寄生電感為 1 nH。為了滿足總電感不大于 0.16 nH 的要求，我們需要并聯(lián)的電容個(gè)數(shù)為：1/0.016=62.5 個(gè)，因此需要 63 個(gè) 0402 電容。

 

為了在 1.6MHz 時(shí)阻抗小于目標(biāo)阻抗，需要電容量為：

 

 

因此每個(gè)電容的電容量為 1.9894/63=0.0316 uF。

 

綜上所述，對(duì)于這個(gè)系統(tǒng)，我們選擇 1 個(gè) 31.831 uF 的大電容和 63 個(gè) 0.0316 uF 的小電容即可滿足要求。

 

 

使用很多電容并聯(lián)能有效地減小阻抗。63 個(gè) 0.0316 uF 的小電容（每個(gè)電容 ESL 為 1 nH）并聯(lián)的效果相當(dāng)于一個(gè)具有 0.159 nH ESL 的 1.9908 uF 電容。

 

圖 10 多個(gè)等值電容并聯(lián)

 

單個(gè)電容及并聯(lián)電容的阻抗特性如圖 10 所示。并聯(lián)后仍有相同的諧振頻率，但是并聯(lián)電容在每一個(gè)頻率點(diǎn)上的阻抗都小于單個(gè)電容。

 

但是，從圖中我們看到，阻抗曲線呈 V 字型，隨著頻率偏離諧振點(diǎn)，其阻抗仍然上升的很快。要在很寬的頻率范圍內(nèi)滿足目標(biāo)阻抗要求，需要并聯(lián)大量的同值電容。這不是一種好的方法，造成極大地浪費(fèi)。有些人喜歡在電路板上放置很多 0.1uF 電容，如果你設(shè)計(jì)的電路工作頻率很高，信號(hào)變化很快，那就不要這樣做，最好使用不同容值的組合來構(gòu)成相對(duì)平坦的阻抗曲線。

 

 

容值不同的電容具有不同的諧振點(diǎn)。圖 11 畫出了兩個(gè)電容阻抗隨頻率變化的曲線。

 

圖 11 兩個(gè)不同電容的阻抗曲線

 

左邊諧振點(diǎn)之前，兩個(gè)電容都呈容性，右邊諧振點(diǎn)后，兩個(gè)電容都呈感性。在兩個(gè)諧振點(diǎn)之間，阻抗曲線交叉，在交叉點(diǎn)處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容呈容性，此時(shí)相當(dāng)于 LC 并聯(lián)電路。對(duì)于 LC 并聯(lián)電路來說，當(dāng) L 和 C 上的電抗相等時(shí)，發(fā)生并聯(lián)諧振。因此，兩條曲線的交叉點(diǎn)處會(huì)發(fā)生并聯(lián)諧振，這就是反諧振效應(yīng)，該頻率點(diǎn)為反諧振點(diǎn)。

 

圖 12 不同容值電容并聯(lián)后阻抗曲線

 

兩個(gè)容值不同的電容并聯(lián)后，阻抗曲線如圖 12 所示。從圖 12 中我們可以得出兩個(gè)結(jié)論：

 

a 不同容值的電容并聯(lián)，其阻抗特性曲線的底部要比圖 10 阻抗曲線的底部平坦得多（雖然存在反諧振點(diǎn)，有一個(gè)阻抗尖峰），因而能更有效地在很寬的頻率范圍內(nèi)減小阻抗。

 

b 在反諧振（Anti-Resonance）點(diǎn)處，并聯(lián)電容的阻抗值無限大，高于兩個(gè)電容任何一個(gè)單獨(dú)作用時(shí)的阻抗。并聯(lián)諧振或反諧振現(xiàn)象是使用并聯(lián)去耦方法的不足之處。在并聯(lián)電容去耦的電路中，雖然大多數(shù)頻率值的噪聲或信號(hào)都能在電源系統(tǒng)中找到低阻抗回流路徑，但是對(duì)于那些頻率值接近反諧振點(diǎn)的，由于電源系統(tǒng)表現(xiàn)出的高阻抗，使得這部分噪聲或信號(hào)能量無法在電源分配系統(tǒng)中找到回流路徑，最終會(huì)從 PCB 上發(fā)射出去（空氣也是一種介質(zhì)，波阻抗只有幾百歐姆），從而在反諧振頻率點(diǎn)處產(chǎn)生嚴(yán)重的 EMI 問題。

 

因此，并聯(lián)電容去耦的電源分配系統(tǒng)一個(gè)重要的問題就是：合理的選擇電容，盡可能的壓低反諧振點(diǎn)處的阻抗。

 

ESR 對(duì)反諧振（Anti-Resonance）的影響Anti-Resonance 給電源去耦帶來麻煩，但幸運(yùn)的是，實(shí)際情況不會(huì)像圖 12 顯示的那么糟糕。

 

實(shí)際電容除了 LC 之外，還存在等效串聯(lián)電阻 ESR。

 

因此，反諧振點(diǎn)處的阻抗也不會(huì)是無限大的。實(shí)際上，可以通過計(jì)算得到反諧振點(diǎn)處的阻抗，X 為反諧振點(diǎn)處單個(gè)電容的阻抗虛部（均相等）。