SAR ADC 與其它 ADC 結(jié)構(gòu)的比較

與流水線 ADC 相比

 

流水線 ADC 采用一種并行結(jié)構(gòu)，并行結(jié)構(gòu)中的每一級同時進行一位或幾位的逐次采樣。這種固有的并行結(jié)構(gòu)提高了數(shù)據(jù)的吞吐率，但要以功耗和延遲為代價。所謂延遲，在此情況下定義為 ADC 采樣到模擬輸入的時間與輸出端得到量化數(shù)據(jù)的時間差。例如，一個 5 級流水線 ADC 至少存在 5 個時鐘周期的延遲，而 SAR 只有 1 個時鐘周期的延遲。需要注意的是，延遲的定義只是相對于 ADC 的吞吐率而言，并非指 SAR 的內(nèi)部時鐘，該時鐘是吞吐率的許多倍。流水線 ADC 需要頻繁地進行數(shù)字誤差校準，以降低對流水線上每一級閃速 ADC (即比較器)的精度要求。而 SAR ADC 的比較器精度只需與整體系統(tǒng)的精度相當即可。流水線 ADC 一般比同等級別的 SAR 需要更多的硅片面積。與 SAR 一樣，精度高于 12 位的流水線 ADC 通常需要一些某種形式的微調(diào)或校準。

 

與閃速 ADC 相比

 

閃速 ADC 由大量的比較器構(gòu)成，每個比較器包括一個寬帶、低增益預放大器和鎖存器。預放大器必須僅用于提供增益，不需要高線性度和高精度，這意味著只有比較器的門限值才需具有較高的精度。所以，閃速 ADC 是目前轉(zhuǎn)換速率最快的一種架構(gòu)。

 

通常需要折衷考慮閃速 ADC 的速度以及 SAR DAC 的低功耗和小尺寸特性。盡管極高速的 8 位閃速 ADC (以及它們的折疊 / 內(nèi)插變種)具有高達 1.5Gsps 的采樣速率(例如 MAX104、MAX106 和 MAX108)，但很難找到 10 位的閃速 ADC，而 12 位(及更高位)閃速 ADC 還沒有商用化的產(chǎn)品。這是由于分辨率每提高 1 位，閃速 ADC 中比較器的個數(shù)將成倍增長，同時還要保證比較器的精度是系統(tǒng)精度的兩倍。而在 SAR ADC 中，提高分辨率需要更精確的元件，但復雜度并非按指數(shù)率增長。當然，SAR ADC 的速度是無法與閃速 ADC 相比較的。

 

與Σ-Δ轉(zhuǎn)換器相比

 

傳統(tǒng)的過采樣 /Σ-Δ轉(zhuǎn)換器被普遍用于帶寬限制在大約 22kHz 的數(shù)字音頻應用。近來，一些寬帶Σ-Δ轉(zhuǎn)換器能夠達到 1MHz 至 2MHz 的帶寬，分辨率在 12 位至 16 位。這通常由高階Σ-Δ調(diào)制器(例如，4 階或更高)配合一個多位 ADC 和多位反饋 DAC 構(gòu)成。Σ-Δ轉(zhuǎn)換器具有一個優(yōu)于 SAR ADC 的先天優(yōu)勢：即不需要特別的微調(diào)或校準，即使分辨率達到 16 位至 18 位。由于該類型 ADC 的采樣速率要比有效帶寬高得多，因此也不需要在模擬輸入端增加快速滾降的抗混疊濾波器。由后端數(shù)字濾波器進行處理。Σ-Δ轉(zhuǎn)換器的過采樣特性還可用來“平滑”模擬輸入中的任何系統(tǒng)噪聲。

 

Σ-Δ轉(zhuǎn)換器要以速率換取分辨率。由于產(chǎn)生一個最終采樣需要采樣很多次(至少是 16 倍，一般會更多)，這就要求Σ-Δ調(diào)制器的內(nèi)部模擬電路的工作速率要比最終的數(shù)據(jù)速率快很多。數(shù)字抽取濾波器的設計也是一個挑戰(zhàn)，并要消耗相當大的硅片面積。在不遠的將來，速度最高的高分辨率Σ-Δ轉(zhuǎn)換器的帶寬將不大可能高出幾兆赫茲很多。

 

總結(jié)

綜上所述，SAR ADC 的主要優(yōu)點是低功耗、高分辨率、高精度、以及小尺寸。由于這些優(yōu)勢，SAR ADC 常常與其它更大的功能集成在一起。SAR 結(jié)構(gòu)的主要局限是采樣速率較低，并且其中的各個單元(如 DAC 和比較器)，需要達到與整體系統(tǒng)相當?shù)木取?/div>