【導讀】逐次逼近寄存器型(SAR)模擬數(shù)字轉(zhuǎn)換器(ADC)是采樣速率低于 5Msps (每秒百萬次采樣)的中等至高分辨率應用的常見結(jié)構(gòu)。SAR ADC 的分辨率一般為 8 位至 16 位,具有低功耗、小尺寸等特點。
逐次逼近寄存器型(SAR)模擬數(shù)字轉(zhuǎn)換器(ADC)是采樣速率低于 5Msps (每秒百萬次采樣)的中等至高分辨率應用的常見結(jié)構(gòu)。SAR ADC 的分辨率一般為 8 位至 16 位,具有低功耗、小尺寸等特點。這些特點使該類型 ADC 具有很寬的應用范圍,例如便攜 / 電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù) / 信號采集等。
顧名思義,SAR ADC 實質(zhì)上是實現(xiàn)一種二進制搜索算法。所以,當內(nèi)部電路運行在數(shù)兆赫茲(MHz)時,由于逐次逼近算法的緣故,ADC 采樣速率僅是該數(shù)值的幾分之一。
SAR ADC 的架構(gòu)
盡管實現(xiàn) SAR ADC 的方式千差萬別,但其基本結(jié)構(gòu)非常簡單(見圖 1)。模擬輸入電壓(VIN)由采樣 / 保持電路保持。為實現(xiàn)二進制搜索算法,N 位寄存器首先設置在中間刻度(即:100... .00,MSB 設置為 1)。這樣,DAC 輸出(VDAC)被設為 VREF/2,VREF 是提供給 ADC 的基準電壓。然后,比較判斷 VIN 是小于還是大于 VDAC。如果 VIN 大于 VDAC,則比較器輸出邏輯高電平或 1,N 位寄存器的 MSB 保持為 1。相反,如果 VIN 小于 VDAC,則比較器輸出邏輯低電平,N 位寄存器的 MSB 清 0。隨后,SAR 控制邏輯移至下一位,并將該位設置為高電平,進行下一次比較。這個過程一直持續(xù)到 LSB。上述操作結(jié)束后,也就完成了轉(zhuǎn)換,N 位轉(zhuǎn)換結(jié)果儲存在寄存器內(nèi)。
圖 1. 簡單的 N 位 SAR ADC 架構(gòu)
圖 2 給出了一個 4 位轉(zhuǎn)換示例,y 軸(和圖中的粗線)表示 DAC 的輸出電壓。本例中,第一次比較表明 VIN < VDAC。所以,位 3 置為 0。然后 DAC 被置為 01002,并執(zhí)行第二次比較。由于 VIN > VDAC,位 2 保持為 1。DAC 置為 01102,執(zhí)行第三次比較。根據(jù)比較結(jié)果,位 1 置 0,DAC 又設置為 01012,執(zhí)行最后一次比較。最后,由于 VIN > VDAC,位 0 確定為 1。
圖 2. SAR 工作原理(以 4 位 ADC 為例)
注意,對于 4 位 ADC 需要四個比較周期。通常,N 位 SAR ADC 需要 N 個比較周期,在前一位轉(zhuǎn)換完成之前不得進入下一次轉(zhuǎn)換。由此可以看出,該類 ADC 能夠有效降低功耗和空間,當然,也正是由于這個原因,分辨率在 14 位至 16 位,速率高于幾 Msps (每秒百萬次采樣)的逐次逼近 ADC 極其少見。一些基于 SAR 結(jié)構(gòu)的微型 ADC 已經(jīng)推向市場。MAX1115/MAX1116 和 MAX1117/MAX1118 8 位 ADC 以及分辨率更高的可互換產(chǎn)品 MAX1086 和 MAX1286 (分別為 10 位和 12 位),采用微小的 SOT23 封裝,尺寸只有 3mm x 3mm。12 位 MAX11102 采用 3mm x 3mm TDFN 封裝或 3mm x 5mm µMAX®封裝。
SAR ADC 的另一個顯著的特點是:功耗隨采樣速率而改變。這一點與閃速 ADC 或流水線 ADC 不同,后者在不同的采樣速率下具有固定的功耗。這種可變功耗特性對于低功耗應用或者不需要連續(xù)采集數(shù)據(jù)的應用非常有利(例如,用于 PDA 數(shù)字轉(zhuǎn)換器)。
SAR 的深入分析
SAR ADC 的兩個重要部件是比較器和 DAC,稍后我們可以看到,圖 1 中采樣 / 保持電路可以嵌入到 DAC 內(nèi),不作為一個獨立的電路。
SAR ADC 的速度受限于:
DAC 的建立時間,在這段時間內(nèi)必須穩(wěn)定在整個轉(zhuǎn)換器的分辨率以內(nèi)(如:½ LSB)
比較器,必須在規(guī)定的時間內(nèi)能夠分辨 VIN 與 VDAC 的微小差異
邏輯開銷
DAC
DAC 的最大建立時間通常取決于其 MSB 的建立時間,原因很簡單,MSB 的變化代表了 DAC 輸出的最大偏移。另外,ADC 的線性也受 DAC 線性指標的限制。因此,由于元件固有匹配度的限制,分辨率高于 12 位的 SAR ADC 常常需要調(diào)理或校準,以改善其線性指標。雖然這在某種程度上取決于處理工藝和設計,但在實際的 DAC 設計中,元件的匹配度將線性指標限制在 12 位左右。
許多 SAR ADC 采用具有固有采樣 / 保持功能的電容式 DAC。電容式 DAC 根據(jù)電荷再分配的原理產(chǎn)生模擬輸出電壓,由于這種類型的 DAC 在 SAR ADC 中很常用,所以,我們最好討論一下它們的工作原理。
電容式 DAC 包括一個由 N 個按照二進制加權排列的電容和一個“空 LSB”電容組成的陣列。圖 3 是一個 16 位電容式 DAC 與比較器相連接的范例。采樣階段,陣列的公共端(所有電容連接的公共點,見圖 3)接地,所有自由端連接到輸入信號(模擬輸入或 VIN)。采樣后,公共端與地斷開,自由端與 VIN 斷開,在電容陣列上有效地獲得了與輸入電壓成比例的電荷量。然后,將所有電容的自由端接地,驅(qū)動公共端至一個負壓 -VIN。
圖 3. 16 位電容式 DAC 示例
作為二進制搜索算法的第一步,MSB 電容的底端與地斷開并連接到 VREF,驅(qū)動公共端電壓向正端移動½VREF。
因此,VCOMMON = -VIN + ½ × VREF
如果 VCOMMON < 0 (即 VIN > ½ × VREF),比較器輸出為邏輯 1。如果 VIN < ½ × VREF,比較器輸出為邏輯 0。
如果比較器輸出為邏輯 1,MSB 電容的底端保持連接至 VREF。否則,MSB 電容的底端連接至地。
接下來,下一個較小電容的底端連接至 VREF,將新的 VCOMMON 電壓與地電位進行比較。
繼續(xù)上述過程,直至所有位的值均確定下來。
簡言之,VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + ... + B0 × VREF/2N-1 (B_ 為比較器輸出 /ADC 輸出位)。
DAC 校準
對于一個理想的 DAC 來講,每個與數(shù)據(jù)位相對應的電容應該精確到下一個較小電容的兩倍。在高分辨率 ADC (如 16 位)中,這會導致過寬的數(shù)值范圍,以致無法用經(jīng)濟、可行的尺寸實現(xiàn)。16 位的 SAR ADC (如 MAX195)實際由兩列電容組成,利用電容耦合減小 LSB 陣列的等效容值。MSB 陣列中的電容經(jīng)過微調(diào)以降低誤差。LSB 電容的微小變化都將對 16 位轉(zhuǎn)換結(jié)果產(chǎn)生明顯的誤差。不幸的是,僅僅依靠微調(diào)并不能達到 16 位的精度,或者補償由于溫度、電源電壓或其它參數(shù)的變化所造成的性能指標的改變。考慮到上述原因,MAX195 內(nèi)部為每個 MSB 電容配置了一個校準 DAC,這些 DAC 通過電容耦合到主 DAC 輸出,根據(jù)它們的數(shù)字輸入調(diào)節(jié)主 DAC 的輸出。
校準時,首先要確定用于補償每個 MSB 電容誤差的修正代碼,并存儲該代碼。此后,當主 DAC 對應的數(shù)據(jù)位為高電平時就把存儲的代碼提供給適當?shù)男?DAC,補償相關電容的誤差。一般由用戶發(fā)起校準過程,也可以在上電時進行自動校準。為降低噪聲效應,每個校準過程都執(zhí)行許多次(MAX195 大約持續(xù) 14,000 個時鐘周期),結(jié)果取平均值。當供電電壓穩(wěn)定后最好進行一次校準。高分辨率 ADC 應該在電源電壓、溫度、基準電壓或時鐘等任何一個參數(shù)發(fā)生顯著變化后進行再校準,因為這些參數(shù)對直流偏移有影響。如果只考慮線性指標,可以容許這些參數(shù)有較大改變。因為校準數(shù)據(jù)是以數(shù)字方式存儲的,無需頻繁轉(zhuǎn)換即可保持足夠的精度。
比較器
比較器需要具有足夠的速度和精度,盡管比較器的失調(diào)電壓不影響整體的線性度,它將給系統(tǒng)傳輸特性曲線帶來一個偏差,為減小比較器的失調(diào)電壓引入了失調(diào)消除技術。然而,還必須考慮噪聲,比較器的等效輸入噪聲通常要設計在 1 LSB 以內(nèi)。比較器必須能夠分辨出整個系統(tǒng)精度以內(nèi)的電壓,也就是說比較器需要保證與系統(tǒng)相當?shù)木取?/div>
SAR ADC 與其它 ADC 結(jié)構(gòu)的比較
與流水線 ADC 相比
流水線 ADC 采用一種并行結(jié)構(gòu),并行結(jié)構(gòu)中的每一級同時進行一位或幾位的逐次采樣。這種固有的并行結(jié)構(gòu)提高了數(shù)據(jù)的吞吐率,但要以功耗和延遲為代價。所謂延遲,在此情況下定義為 ADC 采樣到模擬輸入的時間與輸出端得到量化數(shù)據(jù)的時間差。例如,一個 5 級流水線 ADC 至少存在 5 個時鐘周期的延遲,而 SAR 只有 1 個時鐘周期的延遲。需要注意的是,延遲的定義只是相對于 ADC 的吞吐率而言,并非指 SAR 的內(nèi)部時鐘,該時鐘是吞吐率的許多倍。流水線 ADC 需要頻繁地進行數(shù)字誤差校準,以降低對流水線上每一級閃速 ADC (即比較器)的精度要求。而 SAR ADC 的比較器精度只需與整體系統(tǒng)的精度相當即可。流水線 ADC 一般比同等級別的 SAR 需要更多的硅片面積。與 SAR 一樣,精度高于 12 位的流水線 ADC 通常需要一些某種形式的微調(diào)或校準。
與閃速 ADC 相比
閃速 ADC 由大量的比較器構(gòu)成,每個比較器包括一個寬帶、低增益預放大器和鎖存器。預放大器必須僅用于提供增益,不需要高線性度和高精度,這意味著只有比較器的門限值才需具有較高的精度。所以,閃速 ADC 是目前轉(zhuǎn)換速率最快的一種架構(gòu)。
通常需要折衷考慮閃速 ADC 的速度以及 SAR DAC 的低功耗和小尺寸特性。盡管極高速的 8 位閃速 ADC (以及它們的折疊 / 內(nèi)插變種)具有高達 1.5Gsps 的采樣速率(例如 MAX104、MAX106 和 MAX108),但很難找到 10 位的閃速 ADC,而 12 位(及更高位)閃速 ADC 還沒有商用化的產(chǎn)品。這是由于分辨率每提高 1 位,閃速 ADC 中比較器的個數(shù)將成倍增長,同時還要保證比較器的精度是系統(tǒng)精度的兩倍。而在 SAR ADC 中,提高分辨率需要更精確的元件,但復雜度并非按指數(shù)率增長。當然,SAR ADC 的速度是無法與閃速 ADC 相比較的。
與Σ-Δ轉(zhuǎn)換器相比
傳統(tǒng)的過采樣 /Σ-Δ轉(zhuǎn)換器被普遍用于帶寬限制在大約 22kHz 的數(shù)字音頻應用。近來,一些寬帶Σ-Δ轉(zhuǎn)換器能夠達到 1MHz 至 2MHz 的帶寬,分辨率在 12 位至 16 位。這通常由高階Σ-Δ調(diào)制器(例如,4 階或更高)配合一個多位 ADC 和多位反饋 DAC 構(gòu)成。Σ-Δ轉(zhuǎn)換器具有一個優(yōu)于 SAR ADC 的先天優(yōu)勢:即不需要特別的微調(diào)或校準,即使分辨率達到 16 位至 18 位。由于該類型 ADC 的采樣速率要比有效帶寬高得多,因此也不需要在模擬輸入端增加快速滾降的抗混疊濾波器。由后端數(shù)字濾波器進行處理。Σ-Δ轉(zhuǎn)換器的過采樣特性還可用來“平滑”模擬輸入中的任何系統(tǒng)噪聲。
Σ-Δ轉(zhuǎn)換器要以速率換取分辨率。由于產(chǎn)生一個最終采樣需要采樣很多次(至少是 16 倍,一般會更多),這就要求Σ-Δ調(diào)制器的內(nèi)部模擬電路的工作速率要比最終的數(shù)據(jù)速率快很多。數(shù)字抽取濾波器的設計也是一個挑戰(zhàn),并要消耗相當大的硅片面積。在不遠的將來,速度最高的高分辨率Σ-Δ轉(zhuǎn)換器的帶寬將不大可能高出幾兆赫茲很多。
總結(jié)
綜上所述,SAR ADC 的主要優(yōu)點是低功耗、高分辨率、高精度、以及小尺寸。由于這些優(yōu)勢,SAR ADC 常常與其它更大的功能集成在一起。SAR 結(jié)構(gòu)的主要局限是采樣速率較低,并且其中的各個單元(如 DAC 和比較器),需要達到與整體系統(tǒng)相當?shù)木取?/div>
參考文獻
Razavi, Behzad; Principles of Data Conversion System Design;IEEE Press, 1995.
Van De Plassche, Rudy; Integrated Analog-to-Digital and Digital-to-Analog Converters; Kluwer Academic Publishers, 1994.
Maxim Integrated; Understanding Pipelined ADCs.
Baker, R. Jacob, Li, Harry W., Boyce, David E., CMOS Circuit Design, Layout, and Simulation, 1st Edition (IEEE Press Series on Microelectronic Systems).
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