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如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!

發(fā)布時間:2019-11-28 責(zé)任編輯:lina

【導(dǎo)讀】為實(shí)現(xiàn)高信噪比(SNR),ADC的孔徑抖動必須很低。目前可提供孔 徑抖動低至60 fs rms的ADC(AD9445 14位125MSPS和AD9446 16位100MSPS)。為了避免降低ADC的性能,必須采用抖動極低的采樣時鐘,因?yàn)榭偠秳拥扔谵D(zhuǎn)換器內(nèi)部孔徑抖動與外部采樣時鐘抖動的方和根。
  
為實(shí)現(xiàn)高信噪比(SNR),ADC的孔徑抖動必須很低。目前可提供孔 徑抖動低至60 fs rms的ADC(AD9445 14位125MSPS和AD9446 16位100MSPS)。為了避免降低ADC的性能,必須采用抖動極低的采樣時鐘,因?yàn)榭偠秳拥扔谵D(zhuǎn)換器內(nèi)部孔徑抖動與外部采樣時鐘抖動的方和根。然而,用于產(chǎn)生采樣時鐘的振蕩器常常用相位噪聲而非時間抖動來描述特性。本文的目的就是提出一種簡單的方法來將振蕩器相位噪聲轉(zhuǎn)換為時間抖動。 
 
相位噪聲定義
首先明確幾個定義。圖1所示為一個非理想振蕩器(即時域中存在抖動,對應(yīng)于頻域中的相位噪聲)的典型輸出頻譜。頻譜顯示,1Hz帶寬內(nèi)的噪聲功率與頻率成函數(shù)關(guān)系。相位噪聲定義為額定頻率偏移fm下的1Hz帶寬內(nèi)的噪聲與頻率fO下的振蕩器信號幅度之比。
 
 如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖1:受相位噪聲影響的振蕩器功率頻譜
 
采樣過程基本上是采樣時鐘與模擬輸入信號的乘法。這是時域中的乘法,相當(dāng)于頻域中的卷積。因此,采樣時鐘振蕩器的頻譜與輸入進(jìn)行卷積,并顯示在純正弦波輸入信號的FFT輸出上(見圖2)。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖2:采樣時鐘相位噪聲對理想數(shù)字化正弦波的影響
 
“近載波”相位噪聲會“污損”多個頻率倉中的基波信號,從而降低整體頻譜分辨率。“寬帶”相位噪聲則會導(dǎo)致整體SNR下降,如公式1所示:
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
 
通常用單邊帶相位噪聲來描述振蕩器的特性,如圖3的相位噪聲(dBc/Hz)與頻率偏移fm的關(guān)系曲線所示,其中頻率軸采用對數(shù)刻度。注意,實(shí)際的曲線由多個區(qū)域擬合而成,各區(qū)域的斜率為1/fx ,x=0對應(yīng)于“白色”相位噪聲區(qū)域(斜率=0dB/10倍),x=1對應(yīng)于“閃爍”相位噪聲區(qū)域(斜率=–20dB/10倍)還存在x=2、3、4的區(qū)域,這些區(qū)域依次出現(xiàn),愈來愈接近載波頻率。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖3:振蕩器相位噪聲(dBc/Hz)與頻率偏移的關(guān)系
 
請注意,相位噪聲曲線與放大器的輸入電壓噪聲頻譜密度有一定的類似。像放大器電壓噪聲一樣,振蕩器也非常需要較低的1/f轉(zhuǎn)折頻率。 
 
我們已經(jīng)看到,振蕩器通常用相位噪聲來描述性能,但為了將相位噪聲與ADC的性能關(guān)聯(lián)起來,必須將相位噪聲轉(zhuǎn)換為抖動。為將該曲線與現(xiàn)代ADC應(yīng)用關(guān)聯(lián)起來,選擇100MHz 的振蕩器頻率(采樣頻率)以便于討論,典型曲線如圖4所示。請注意,相位噪聲曲線由多條線段擬合而成,各線段的端點(diǎn)由數(shù)據(jù)點(diǎn)定義。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖4:根據(jù)相位噪聲計(jì)算抖動
 
將相位噪聲轉(zhuǎn)換為抖動
計(jì)算等效rms抖動的第一步是獲得目標(biāo)頻率范圍(即曲線區(qū)域A)內(nèi)的積分相位噪聲功率。該曲線被分為多個獨(dú)立區(qū)域(A1、A2、A3、A4),各區(qū)域由兩個數(shù)據(jù)點(diǎn)定義。一般而言,假設(shè)振蕩器與ADC輸入端之間無濾波,則積分頻率范圍的上限應(yīng)為采樣頻率的2倍,這近似于ADC采樣時鐘輸入的帶寬。
 
積分頻率范圍下限的選擇也需要一定的斟酌。理論上,它應(yīng)盡可能低,以便獲得真實(shí)的rms抖動。但實(shí)際上,制造商一般不會給出偏移頻率小于10Hz時的振蕩器特性,不過這在計(jì)算中已經(jīng)能夠得出足夠精度的結(jié)果。多數(shù)情況下,如果提供了100Hz時的特性,則選擇100Hz作為積分頻率下限是合理的。否則,可以使用1kHz或10kHz數(shù)據(jù)點(diǎn)。
 
 還應(yīng)考慮,“近載波”相位噪聲會影響系統(tǒng)的頻譜分辨率,而寬帶噪聲則會影響整體系統(tǒng)信噪比。最明智的方法或許是按照下文所述對各區(qū)域分別積分,并檢查各區(qū)域的抖動貢獻(xiàn)幅度。如果使用晶體振蕩器,則低頻貢獻(xiàn)與寬帶貢獻(xiàn)相比,可能可以忽略不計(jì)。其它類型的振蕩器在低頻區(qū)域可能具有相當(dāng)大的抖動貢獻(xiàn),必須確定其對整體系統(tǒng)頻率分辨率的重要性。
 
各區(qū)域的積分產(chǎn)生個別功率比,然后將各功率比相加,并轉(zhuǎn)換回dBc。一旦知道積分相位噪聲功率,便可通過下式計(jì)算rms相位抖動(單位為弧度,更多信息及其引申等參見參考文 獻(xiàn)3至7):
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
 
以上結(jié)果除以2πfO,便可將用弧度表示的抖動轉(zhuǎn)換為用秒表示的抖動:應(yīng)注意,網(wǎng)絡(luò)上可以找到計(jì)算機(jī)程序和電子表格來執(zhí)行分段積分并計(jì)算rms抖動,從而大大簡化計(jì)算過程(參考文獻(xiàn)8、9)。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
 
圖5給出了一個計(jì)算示例,它假設(shè)僅存在寬帶相位噪聲。所選的–150dBc/Hz寬帶相位噪聲代表了良好信號發(fā)生器的特性,由此獲得的抖動值可以代表實(shí)際情況。–150dBc/Hz的相位噪聲(用比值表示)乘以積分帶寬(200MHz),得到–67dBc的積分相位噪聲。請注意,該乘法相當(dāng)于把10log10[200MHz–0.01MHz]的量與相位噪聲(dBc/Hz)相加。實(shí)際上,計(jì)算中可以丟棄0.01MHz的頻率下限,因?yàn)樗粫ψ罱K結(jié)果產(chǎn)生重大影響。利用公式3可知, 總rms抖動約為1ps。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖5:假設(shè)僅存在寬帶相位噪聲的抖動計(jì)算示例
 
晶體振蕩器的相位噪聲和抖動一般是最低的,圖6給出了幾個例子以供比較。所示的全部振蕩器都具有20kHz的1/f轉(zhuǎn)折頻率,因此相位噪聲代表的是白色相位噪聲水平。兩個Wenzel振蕩器為固定頻率型,性能出色(參考文獻(xiàn)9)。利用可變頻率信號發(fā)生器很難實(shí)現(xiàn)如此高的性能,一個質(zhì)量相對較高的發(fā)生器的性能為–150dBc,如圖所示。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖6:100 MHz振蕩器的寬帶相位本底噪聲比較(Wenzel ULN和Sprinter系列的特性和報價已獲得Wenzel Associates的許可)
 
這里應(yīng)注意,振蕩器的本底噪聲存在一個理論限值,它由匹配源的熱噪聲決定:+25℃時 為–174dBm/Hz。因此,相位噪聲為–174dBc/Hz的振蕩器以+13-dBm輸出驅(qū)動50Ω(2.82-Vp-p)負(fù)載時,其本底噪聲為–174dBc+13dBm=–161dBm。這就是圖6所示的Wenzel ULN 系列的情況。
 
 圖7給出了兩個Wenzel晶體振蕩器的抖動計(jì)算。每種情況中的數(shù)據(jù)點(diǎn)直接來自制造商的數(shù) 據(jù)手冊。由于1/f轉(zhuǎn)折頻率較低,抖動的絕大部分是由“白色”相位噪聲區(qū)域引起的。計(jì)算值 64fs(ULN-Series)和180fs說明抖動極低。圖中分別標(biāo)出了各區(qū)域的噪聲貢獻(xiàn),以供參考??偠秳訛楦鞫秳迂暙I(xiàn)因素的方和根。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖7:低噪聲100MHz晶體振蕩器的抖動計(jì)算(所用相位噪聲數(shù)據(jù)已獲得Wenzel Associates的許可)
 
在要求低抖動采樣時鐘的系統(tǒng)設(shè)計(jì)中,低噪聲專用晶體振蕩器的成本一般極高。替代方案是使用鎖相環(huán)(PLL)和壓控振蕩器來“凈化”高噪聲系統(tǒng)時鐘,如圖8所示。關(guān)于PLL設(shè)計(jì)有許多很好的參考資料(例如參考文獻(xiàn)10至13),在此不做進(jìn)一步探討,但僅說明一點(diǎn):使用 窄帶寬環(huán)路濾波器和壓控晶體振蕩器(VCXO)通??色@得最低的相位噪聲。如圖8所示, PLL在降低整體相位本底噪聲的同時,往往也會降低“近載波”相位噪聲。在PLL輸出之后連接一個適當(dāng)?shù)膸V波器,可以進(jìn)一步降低白色本底噪聲。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖8:使用鎖相環(huán)(PLL)和帶通濾波器來調(diào)理高噪聲時鐘源
 
在PLL中內(nèi)置一個自由運(yùn)行VCO的效果如圖9所示。注意,由于PLL的作用,“近載波”相位噪聲大幅降低。
 
如何將振蕩器相位噪聲轉(zhuǎn)換為時間抖動?這個方法很簡單!
圖9:自由運(yùn)行的VCO和連接PLL的VCO的相位噪聲
 
ADI提供許多不同的頻率合成產(chǎn)品,包括DDS系統(tǒng)、整數(shù)N和小數(shù)N分頻PLL等。例如,ADF4360系列是內(nèi)置VCO的完全集成式PLL。在結(jié)合使用一個10kHz帶寬環(huán)路濾波器的情況下,ADF4360-1 2.25-GHz PLL的相位噪聲如圖10所示,分段近似和抖動計(jì)算如圖11所示。請注意,即使采用非晶體VCO,rms抖動也只有1.57ps。
 
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圖10:采用10 kHz帶寬環(huán)路濾波器的ADF4360-1 2.25-GHz PLL的相位噪聲
 
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圖11:ADF4360-1 2.25-GHz PLL相位噪聲的分段近似抖動計(jì)算
 
一直以來,PLL設(shè)計(jì)高度依賴于教科書和應(yīng)用筆記來幫助設(shè)計(jì)環(huán)路濾波器等?,F(xiàn)在,利用ADI提供的可免費(fèi)下載的ADIsimPLL®軟件,PLL設(shè)計(jì)變得非常輕松。要開始設(shè)計(jì),請輸入所需的輸出頻率范圍以選擇一個電路,然后選擇PLL、VCO和晶體參考。一旦選定環(huán)路濾波器配置后,就可以分析電路并從頻域和時域兩方面優(yōu)化相位噪聲、相位裕量、增益、雜散水平、鎖定時間等。程序還能根據(jù)PLL相位噪聲計(jì)算rms抖動,以便評估作為采樣時鐘的最終PLL輸出。
 
結(jié)束語
采樣時鐘抖動可能會給高性能ADC的信噪比性能帶來災(zāi)難性影響。雖然信噪比與抖動之間的關(guān)系已為大家所熟知,但大多數(shù)振蕩器都是用相位噪聲來描述特性的。本文說明了如何將相位噪聲轉(zhuǎn)換為抖動,以便輕松計(jì)算信噪比的下降幅度。
 
ADF4360-1
● 輸出頻率范圍:2050 MHz至2450 MHz
● 2分頻輸出
● 3.0 V至3.6 V電源供電
● 1.8 V邏輯兼容
● 整數(shù)N分頻頻率合成器
● 可編程雙模預(yù)分頻器:8/9、16/17、32/33
● 可編程輸出功率水平
● 三線式串行接口
● 模擬和數(shù)字鎖定檢測
● 硬件和軟件省電模式
 
使用晶體VCO(以及適當(dāng)?shù)臑V波)的現(xiàn)代PLL雖然不如成本高昂的獨(dú)立晶體振蕩器那樣理想,但也能實(shí)現(xiàn)出色的抖動性能,適合除要求最為苛刻的應(yīng)用之外的大部分應(yīng)用。 由于低抖動要求,整個時鐘分配問題變得更加重要。ADI現(xiàn)在提供一系列時鐘分配IC以滿足這種需求(https://www.analog.com/cn/products/clock-and-timing/clock-generation-distribution.html)。
 
 
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