中心議題
- 濾波采樣時鐘測量
- 未濾波采樣時鐘試驗
- 如何正確地估算數(shù)據(jù)轉換器的SNR
解決方案：
- 最佳的時鐘解決方案
引言
本系列文章共三個部分，第 1 部分重點介紹了如何準確地估算某個時鐘源的抖動，并將其與 ADC 的孔徑抖動組合。在本文即第 2 部分中，這種組合抖動將用于計算 ADC 的信噪比 (SNR)，之后將其與實際測量情況進行比較。
濾波采樣時鐘測量
我們做了一個試驗，目的是檢查測得時鐘相位噪聲與提取自 ADC 測得 SNR 的時鐘抖動的匹配程度。如圖 11 所示，一個使用 Toyocom 491.52-MHz VCXO 的 TI CDCE72010 用于產(chǎn)生 122.88-MHz 采樣時鐘，同時我們利用 Agilent 的 E5052A 來對濾波相位噪聲輸出進行測量。利用一個 SNR 主要受限于采樣時鐘抖動的輸入頻率對兩種不同的 TI 數(shù)據(jù)轉換器（ADS54RF63 和 ADS5483）進行評估?？焖俑道锶~變換 (FFT) 的大小為 131000 點。
圖 11 濾波后時鐘相關性測試裝置結構
圖 12 所示曲線圖描述了濾波后 CDCE72010 LVCMOS 輸出的測得輸出相位噪聲。131000 點的 FFT 大小將低積分帶寬設定為 ~500 Hz。積分上限由帶通濾波器設定，其影響在相位噪聲曲線圖中清晰可見。超出曲線圖所示帶通濾波器限制的相位噪聲為 E5052A 的噪聲底限，不應包括在抖動計算中。濾波后相位噪聲輸出的積分帶來 ~90 fs 的時鐘抖動。
圖 12 濾波后時鐘的測得相位噪聲
接下來，我們建立起了熱噪聲基線。我們直接從 ~35 fs 抖動的時鐘源生成器使用濾波后采樣時鐘對兩種 ADC 采樣，而 CDCE72010 被繞過了。將輸入頻率設定為 10 MHz，預計對時鐘抖動 SNR 無影響。然后，通過增加輸入頻率至 SNR 主要為抖動限制的頻率，確定每個 ADC 的孔徑抖動。由于采樣時鐘抖動遠低于估計 ADC 孔徑抖動，因此計算應該非常準確。另外還需注意，時鐘源的輸出振幅應會增加（但沒有多到超出 ADC 的最大額定值），從而升高時鐘信號的轉換率，直到 SNR 穩(wěn)定下來為止。
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我們知道時鐘源生成器濾波后輸出的外部時鐘抖動為 ~35 fs，因此我們可以利用測得的 SNR 結果，然后對第 1 部分（請參見參考文獻 1）中的方程式 1、2 和 3 求解孔徑抖動值，從而計算得到 ADC 孔徑抖動，請參見下面的方程式 4。表 3 列舉了每種 ADC 測得的 SNR 結果以及計算得孔徑抖動。
表 3 測得的 SNR 和計算得抖動
利用 ADC 孔徑抖動和 CDCE72010 的采樣時鐘抖動，可以計算出 ADC 的SNR，并與實際測量結果對比。使用 ADC 孔徑抖動可以通過測得 SNR 值計算出 CDCE72010 的采樣時鐘抖動，如表 4 所列。乍一看，預計 SNR 值有些接近測得值。但是，將兩種 ADC 計算得出的采樣時鐘抖動與 90 fs 測得值對比時，出現(xiàn)另一幅不同的場景，其有相當多的不匹配。
不匹配的原因是，計算得出的孔徑抖動是基于時鐘源生成器的快速轉換速率。CDCE72010 的 LVCMOS 輸出消除了時鐘信號的高階諧波，其有助于形成快速升降沿。圖 13 所示波形圖表明了帶通濾波器急劇降低未濾波 LVCMOS 輸出轉換速率，以及將方波轉換為正弦波的過程。
圖 13 時鐘抖動對采樣時鐘轉換速率的影響
表 4 90-fs 時鐘抖動的 SNR 結果
改善轉換速率的一種方法是：在 CDCE72010 的 LVCMOS 輸出和帶通濾波器之間添加一個具有相當量增益的低噪聲 RF 放大器，參見圖 14。該放大器應該放置于濾波器前面，這樣便可以將其對時鐘信號的噪聲影響程度限定在濾波器帶寬，而非 ADC 的時鐘輸入帶寬。由于下一個試驗的放大器具有 21 dB 的增益，因此我們在帶通濾波器后面增加了一個可變衰減器，旨在匹配濾波后 LVCMOS 信號到時鐘生成器濾波后輸出的轉換速率。該衰減器可防止 ADC 的時鐘輸入超出最大額定值。
圖 14 帶通濾波器前面添加 RF 放大器來降低轉換速率
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通過在時鐘輸入通路中安裝低噪聲 RF 放大器，兩個數(shù)據(jù)轉換器重復進行了高輸入頻率的 SNR 測量，其結果如表 5 所示。我們可以看到，測得 SNR 和預計 SNR 匹配的非常好。使用下面的方程式 5，計算得到的時鐘抖動值在 90-fs 時鐘抖動的 5 fs 以內，其結果通過相位噪聲測得推導得出。
表 5 90-fs 時鐘抖動和 RF 放大器的 SNR 結果
未濾波采樣時鐘試驗
為了強調濾波采樣時鐘的重要性，在下一個試驗中，我們將時鐘帶通濾波器從 CDCE72010 輸出端去除。在圖 15 所示結構中，我們使用了 E5052A 相位噪聲分析儀來捕獲時鐘相位噪聲。但是不幸的是，該分析儀對相位噪聲的測量僅達到 40-MHz 載波頻率偏移，并且在這點以外沒有給出任何相位噪聲特性的相關信息。
圖 15 未濾波采樣時鐘輸入的測試裝置結構
要設定使用未濾波時鐘時的正確積分上限，我們必須再一次復習一下采樣理論。CDCE72010 的未濾波時鐘輸出看起來像一種具有快速升降沿的方波，而其升降沿由時鐘頻率的基頻正弦波高階諧波引起。這些諧波的振幅比基頻低，且其振幅隨諧波階增加而下降。
在采樣時間，基頻正弦波及高階諧波與輸入信號混頻，如圖 16 所示。（為了簡單起見，僅顯示了一個諧波。）因此，三階諧波周圍的相位噪聲與輸入信號混頻，而第三諧波也形成一個混頻結果。但是，由于時鐘信號的第三諧波的振幅更低，因此該混頻結果的振幅也被降低。
圖 16 采樣時間時鐘基頻及其諧波與輸入信號混頻
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兩個采樣信號組合在一起時，我們可以看到，一旦振幅差異超出 ~3 dB 時，由第三諧波引起的總相位噪聲減弱為最小。由于基頻和第三諧波之間的交叉點為 2 × fs，將寬帶相位噪聲積分至 2 × fs 可以得到相當準確的結果。
如后面圖 19 所示，CDCE72010 的未濾波 LVCMOS 輸出相位噪聲在 –153 dBc/Hz 附近穩(wěn)定，其始于 ~10 MHz 偏移頻率，原因可能是 LVCMOS 輸出緩沖器的熱噪聲。ADS54RF63 EVM 具有 ~1 GHz（受限于變壓器）的時鐘輸入帶寬；因此理論上而言，應該可以對相位噪聲求積分為 ~1GHz（在900-MHz 偏移頻率的 3dB 時下降）。這會帶來 ~1.27 ps 的采樣時鐘抖動，并將 fIN = 1GHz 的 SNR 降至 ~42.8 dBFS!
圖 17 低通濾波器前面添加RF放大器來降低轉換速率
圖 18 不同低通濾波器限制相位噪聲
圖 19 外推 (extrapolate) 123-MHz 偏移頻率的未濾波相位噪聲
實際 SNR 測量結果比表 6 所列要好不少。對比實際測量結果，計算得時鐘抖動和 SNR 之間存在巨大的差異。這表明，LVCMOS 輸出的相位噪聲實際較好地限定在由變壓器決定的 900-MHz 偏移頻率界限以內。[page]
表 6 1.27-ps 時鐘抖動的 SNR 結果
為了證明未濾波時鐘信號的相位噪聲需要積分至約兩倍采樣頻率，我們實施了如下試驗：在 CDCE72010 輸出和 ADS54RF63 時鐘輸入之間添加不同的低通濾波器。
需要注意的是，與先前試驗中的帶通濾波器一樣，3X 時鐘頻率以下帶寬的低通濾波器降低了時鐘信號的轉換速率。低通濾波器消除了會產(chǎn)生更快速時鐘信號升時間和轉換速率的高階諧波，從而增加了 ADC 的孔徑抖動。正因如此，我們將前面試驗的相同低噪聲 RF 放大器添加到時鐘通路，并且利用可變衰減器讓轉換速率匹配信號生成器（參見圖 17）。
將不同轉角頻率的低通濾波器用于 ADS54RF63 的采樣時鐘（如圖 18 所示），得到了一些如表 7 所列有趣值。該試驗結果表明，LVCMOS 輸出對時鐘抖動的相位噪聲影響被限制在約 200 到 250 MHz，其相當于 122.88-MHz 時鐘信號的 80-MHz 到 130-MHz 偏移頻率，并約為 2x 采樣頻率。因此，將寬帶相位噪聲擴至 123-MHz 偏移頻率，會產(chǎn)生 ~445 fs 的時鐘抖動，如圖 19 所示。理想情況下，積分下限應該位于 500 Hz 處（原因是選擇的 131000點FFT）；但是，500-Hz 到 1 kMz 偏移頻率的抖動貢獻值極其低，因此為了簡單起見其在本測量中被忽略。
表 7 ADS54RF63 的測得 SNR
利用調節(jié)后的相位噪聲曲線圖，計算得抖動較好地匹配了 SNR 測量結果，其在 ADS54RF63 和 ADS5483 的 10 到 30 fs 范圍內（參見表 8）?？紤]到在第三諧波周圍可能存在相位噪聲的較小時鐘抖動影響，該計算得 SNR 只是一種非常接近的估算結果。
表 8 445-fs 時鐘抖動的 SNR 結果
表 9 濾波后及未濾波時鐘的測得SNR
結論
本文介紹了使用某個濾波或未濾波時鐘源時，如何正確地估算數(shù)據(jù)轉換器的 SNR。表 9 概括了得到的結果。盡管時鐘輸入的帶通濾波器對于最小化時鐘抖動是必要的，但實驗表明它會降低時鐘轉換速率，并使 ADC 的孔徑抖動降級。因此，最佳的時鐘解決方案應包括一個限制相噪影響的帶通濾波器，以及一定的時鐘振幅放大和轉換速率，目的是最小化 ADC 的孔徑抖動。
本系列文章的第 3 部分將介紹一些如何提高現(xiàn)有時鐘解決方案性能的實用實施方法。
