中心議題：

• TI KeyStone 架構(gòu)能夠逐指令地在單個(gè)器件內(nèi)提供浮點(diǎn)或定點(diǎn)執(zhí)行功能
• AccelerationPac與 DSP開(kāi)發(fā)工具進(jìn)行結(jié)合實(shí)現(xiàn)高性能

解決方案：

• 基于 TI KeyStone 多內(nèi)核架構(gòu)
• TI TMS320C6657/5解決方案

當(dāng)今復(fù)雜的雷達(dá)與航空電子系統(tǒng)要求高處理性能，但同時(shí)又面臨著小尺寸、輕重量與低功耗 (SWaP) 限制。驅(qū)動(dòng)這些系統(tǒng)的功能都屬于信號(hào)處理密集型，因此高效實(shí)施在高性能低功耗小型處理器上執(zhí)行的數(shù)字信號(hào)處理 (DSP) 算法，能夠?yàn)樗鼈儙?lái)極大的優(yōu)勢(shì)。

德州儀器 (TI) 基于 KeyStone 的多內(nèi)核器件是實(shí)現(xiàn) SWaP 效率的關(guān)鍵。它們可為 TI 領(lǐng)先 TMS320C66x DSP 內(nèi)核進(jìn)行多內(nèi)核實(shí)施，以小型封裝提供每瓦最低功耗。KeyStone 器件以不同的性能提供，在整個(gè)系列產(chǎn)品中實(shí)現(xiàn)了軟件兼容。這可滿足多樣化需求，在設(shè)計(jì)時(shí)為未來(lái)發(fā)展預(yù)留空間，實(shí)現(xiàn)高效開(kāi)發(fā)。

定點(diǎn)與浮點(diǎn)處理

使用多個(gè)數(shù)字信號(hào)處理器 (DSP) 內(nèi)核是通過(guò)日益復(fù)雜的信號(hào)處理技術(shù)推動(dòng)波形密集型應(yīng)用發(fā)展的重要技術(shù)，可充分滿足航空電子設(shè)備、雷達(dá)、聲納、信號(hào)智能 (SIGINT)、影像與視頻處理以及軟件定義無(wú)線電的需求。多內(nèi)核功能將各種不斷豐富的 AccelerationPac 與面向多內(nèi)核 DSP 的開(kāi)發(fā)工具進(jìn)行完美結(jié)合，能夠以緊湊的封裝在極低的單位功耗性能下實(shí)現(xiàn)高性能。

航空電子、雷達(dá)以及相關(guān)應(yīng)用需要多內(nèi)核 DSP 來(lái)滿足這些任務(wù)關(guān)鍵型應(yīng)用不斷提高的要求，包括更高的處理吞吐量、更精細(xì)的分辨率、更高的精度以及高級(jí) I/O 的集成。許多這些功能都依靠浮點(diǎn)數(shù)學(xué)運(yùn)算來(lái)獲得所需的精度。TI KeyStone 架構(gòu)能夠逐指令地在單個(gè)器件內(nèi)提供浮點(diǎn)或定點(diǎn)執(zhí)行功能，可為設(shè)計(jì)人員帶來(lái)高度的設(shè)計(jì)靈活性。浮點(diǎn)運(yùn)算執(zhí)行的時(shí)鐘速率高達(dá) 1.25 GHz，這一速率通常只有定點(diǎn)器件才能達(dá)到。設(shè)計(jì)人員再也不必為獲得浮點(diǎn)精度而犧牲性能，或采用分離式定點(diǎn)處理器和浮點(diǎn)處理器進(jìn)行設(shè)計(jì)。
 

主要特性

 

AccelerationPac

除優(yōu)異的 DSP 性能外，C6657/55 還具有維特比及Turbo AccelerationPac，在充分利用每個(gè)內(nèi)核 1MB L2 存儲(chǔ)器與 1MB 共享存儲(chǔ)器的同時(shí)，還可在低功耗硬件中處理通信與波形算法。這些 AccelerationPac 可獨(dú)立于可編程內(nèi)核運(yùn)行，將 DSP 資源釋放出來(lái)用于其它處理，從而可降低時(shí)延，優(yōu)化軟件開(kāi)發(fā)。KeyStone 架構(gòu)的多內(nèi)核導(dǎo)航器提供一個(gè)基于硬件的抽象層，可將軟件開(kāi)發(fā)人員從底層硬件設(shè)計(jì)的具體繁瑣工作中解放出來(lái)。多內(nèi)核導(dǎo)航器的隊(duì)列與描述符可用于自動(dòng)將軟件任務(wù)指向適當(dāng)?shù)馁Y源，使可擴(kuò)展性與資源池化成為處理器的整體功能。使用多內(nèi)核導(dǎo)航器的軟件可運(yùn)行在任何 KeyStone 器件上，無(wú)需變更便可提供從一個(gè) DSP 內(nèi)核到多個(gè) DSP 內(nèi)核的可擴(kuò)展性。這些因素綜合在一起，可提供以 SWaP 為導(dǎo)向的應(yīng)用所需的低功耗高性能。C6657/55 采用 40 納米工藝技術(shù)，可在 1.25GHz 的頻率下提供高達(dá) 80GMAC 和／或 40GFLOP 的性能。圖 1 是 C6657 的功能圖。[page]
 

圖1：TMS320C6657/55 方框圖

高性能 I/O

一般情況下，這些系統(tǒng)不但需要與來(lái)自多個(gè)廠商的設(shè)備進(jìn)行互操作，而且還要與其它原有系統(tǒng)進(jìn)行互操作。C6657/55 提供高性能外設(shè)集，支持現(xiàn)代系統(tǒng)所需的高數(shù)據(jù)傳輸速率，并具有支持原有設(shè)計(jì)的高靈活性。這些外設(shè)包括：?

雙通道 PCI Express 端口，支持每通道高達(dá) 5GBaud 的 GEN2；
4 通道 Serial RapidIO® (SRIO)，符合 RapidIO 2.1 規(guī)范，支持每通道高達(dá) 5Gbps 的運(yùn)行；
支持與其它 KeyStone 架構(gòu)器件高達(dá) 50GBaud 互連的 HyperLink 可實(shí)現(xiàn)資源擴(kuò)展；
千兆位以太網(wǎng) (GbE) 端口，具有一個(gè)支持高達(dá) 1000Mbps 的 SGMII 端口；
32 位 DDR3，具有支持達(dá) 1,333MHz 速率的 ECC 接口；
16 位外部存儲(chǔ)器接口 (EMIF)，用于連接閃存存儲(chǔ)器（NAND 與 NOR）以及異步 SRAM；
8 位或 16 位雙通道通用并行端口，每個(gè)通道都支持 SDR 與 DDR 傳輸；
2 個(gè)多通道緩存串行端口 (McBSP)。

C6657/55 可充分利用 KeyStone 架構(gòu)中豐富的外設(shè)與 AccelerationPac，以緊湊的外形與低功耗實(shí)現(xiàn)全面的多內(nèi)核優(yōu)勢(shì)。

SRIO、PCIe 以及 HyperLink 能夠在多個(gè) SoC 和／或 FPGA 之間實(shí)現(xiàn)高速互聯(lián)。HyperLink 是 KeyStone 架構(gòu)內(nèi)部總線的接口延伸，能夠在點(diǎn)對(duì)點(diǎn)高速互連中提供 50Gbps 的速度。HyperLink 提供低開(kāi)銷(xiāo)協(xié)議，支持與其它 KeyStone 器件或 FPGA 的高速通信與連接。它可提供一款能夠滿足當(dāng)前雷達(dá)、SDR 以及航空電子系統(tǒng)可擴(kuò)展性需求的解決方案。然而，SRIO 與 PCIe 則能夠以較低的比特率實(shí)現(xiàn)基于各種標(biāo)準(zhǔn)的互連。

C6657 中的 32 位 DDR 外部存儲(chǔ)器接口（支持 ECC）可提供支持 8GB 可尋址存儲(chǔ)器空間的 1,333MHz 總線。TI DDR3 實(shí)施方案可降低相關(guān)外部存儲(chǔ)器訪問(wèn)的時(shí)延，為高速運(yùn)行這些應(yīng)用相關(guān)的大量數(shù)據(jù)提供必要的支持。

尺寸與功耗

SWaP 是對(duì)上述任務(wù)關(guān)鍵型應(yīng)用的主要要求。TI 長(zhǎng)期以來(lái)始終致力于提供業(yè)界最低功耗的 DSP 與 SoC。C6657 不但支持雙 C66x DSP 功能，頻率在 1GHz 時(shí)功耗不超過(guò) 3.5 瓦，同時(shí)還能提供性能與外設(shè)的理想組合，滿足市場(chǎng)需求。緊湊的 21x21 毫米封裝可滿足任務(wù)關(guān)鍵型應(yīng)用對(duì)小巧外形的要求。C6657/55/54 器件還提供最新“超薄”封裝（僅 2.9 毫米厚），可優(yōu)化任務(wù)關(guān)鍵型應(yīng)用對(duì)整體系統(tǒng)級(jí)封裝的要求。此外，這些器件還支持 -55 至 100C 的更寬泛工作溫度，這就是通常所謂的航空電子應(yīng)用要求。

此外，C6657 還可支持軟件定義無(wú)線電中最復(fù)雜的波形。VCP 與 VCP3d 加速器、內(nèi)部共享存儲(chǔ)器（達(dá) 3MB）與接口帶寬可提供必要的高性能，能夠支持和生成眾多 SDR 應(yīng)用中使用的最為復(fù)雜的波形。

雷達(dá)設(shè)計(jì)要求

現(xiàn)代雷達(dá)設(shè)計(jì)將信號(hào)處理功能整合在雷達(dá)系統(tǒng)的前端（激勵(lì)器／接收器），這其中可能包括波形生成、濾波、矩陣逆轉(zhuǎn)運(yùn)算以及信號(hào)關(guān)聯(lián)。此外，雷達(dá)系統(tǒng)還需要進(jìn)行數(shù)學(xué)函數(shù)運(yùn)算，包括遞歸最小平方與平方根運(yùn)算。許多設(shè)計(jì)人員都在基于 C 語(yǔ)言的處理器中實(shí)施了這些功能（采用定點(diǎn)十進(jìn)制和／或浮點(diǎn)運(yùn)算）。這些類(lèi)型的設(shè)計(jì)可充分利用 TI C6657 中提供的小型雙定／浮點(diǎn)內(nèi)核滿足系統(tǒng)需求。

例如，在自適應(yīng)陣列設(shè)計(jì)與標(biāo)準(zhǔn)空間收發(fā)器陣列處理 (STAP) 中，矩陣逆轉(zhuǎn)是一個(gè)重要因素。矩陣逆轉(zhuǎn)可根據(jù)雷達(dá)系統(tǒng)中使用的陣列規(guī)模，充分利用 C6657 DSP 提供的并行處理功能縮短時(shí)延，降低系統(tǒng)功耗。隨著系統(tǒng)中陣列規(guī)模的變大，所需浮點(diǎn)乘法也隨之提高。雷達(dá)系統(tǒng)設(shè)計(jì)人員最可行的設(shè)計(jì)方法是使用 DSP 和內(nèi)部存儲(chǔ)器模塊實(shí)施這一功能。C6657 提供高達(dá) 40 GFLOP 的性能以及 3MB 的內(nèi)部存儲(chǔ)器，是該應(yīng)用的理想選擇。
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結(jié)論

TI C6657/55 DSP 將外設(shè)與處理功能進(jìn)行完美整合，可為系統(tǒng)設(shè)計(jì)帶來(lái)眾多優(yōu)勢(shì)，包括定點(diǎn)速率浮點(diǎn)性能、更高的系統(tǒng)靈活性以及更低的系統(tǒng)成本與功耗。器件上整合的外設(shè)可提供網(wǎng)絡(luò)連接 (EMAC)、支持 ECC 的高速存儲(chǔ)器接口、標(biāo)準(zhǔn)總線接口 (PCIe) 以及高速低時(shí)延點(diǎn)對(duì)點(diǎn)接口 (HyperLink)。該高級(jí)外設(shè)集可增強(qiáng)系統(tǒng)性能與可擴(kuò)展性，再加上高集成度，可進(jìn)一步降低系統(tǒng)成本。在需要運(yùn)行雷達(dá)、SDR 以及航空電子應(yīng)用要求的復(fù)雜計(jì)算密集型算法時(shí)，C6657/55 整合定浮點(diǎn)的數(shù)字性能可提供得天獨(dú)厚的優(yōu)勢(shì)。

總而言之，TI C6657/55 DSP 不但可為任務(wù)關(guān)鍵型應(yīng)用提供優(yōu)異的 SWaP 性能，同時(shí)還可為整體系統(tǒng)縮減芯片數(shù)量與板級(jí)空間。