【導(dǎo)讀】電路板設(shè)計(jì)是一項(xiàng)關(guān)鍵而又耗時(shí)的任務(wù)，出現(xiàn)任何問題都需要工程師逐個(gè)網(wǎng)絡(luò)逐個(gè)元件地檢查整個(gè)設(shè)計(jì)?？梢哉f電路板設(shè)計(jì)要求的細(xì)心程度不亞于芯片設(shè)計(jì)。本文就教你如何減少PCB設(shè)計(jì)中的錯(cuò)誤并提高效率？
典型的電路板設(shè)計(jì)流程由以下步驟組成：
前面三個(gè)步驟花的時(shí)間最多，因?yàn)樵韴D檢查是一個(gè)手工過程。想像一個(gè)具有1000條甚至更多連線的SoC電路板。人工檢查每一根連線是冗長(zhǎng)乏味的一項(xiàng)任務(wù)。事實(shí)上，檢查每根連線幾乎是不可能的，因而會(huì)導(dǎo)致最終電路板出問題，比如錯(cuò)誤的連線、懸浮節(jié)點(diǎn)等。
原理圖捕獲階段一般會(huì)面臨以下幾類問題：
●下劃線錯(cuò)誤：比如APLLVDD和APLL_VDD
●大小寫問題：比如VDDE和vdde
●拼寫錯(cuò)誤
●信號(hào)短路問題
●……還有許多
為了避免這些錯(cuò)誤，應(yīng)該有種方法能夠在幾秒的時(shí)間內(nèi)檢查完整個(gè)原理圖。這個(gè)方法可以用原理圖仿真來實(shí)現(xiàn)，而原理圖仿真在目前的電路板設(shè)計(jì)流程中還很少見到。通過原理圖仿真可以在要求的節(jié)點(diǎn)觀察最終輸出結(jié)果，因此它能自動(dòng)檢查所有連接問題。
下面通過一個(gè)項(xiàng)目實(shí)例進(jìn)行解釋?？紤]電路板的一個(gè)典型框圖：
圖1
在復(fù)雜的電路板設(shè)計(jì)中，連線數(shù)量可能達(dá)到數(shù)千條，而極少量的更改很可能浪費(fèi)許多時(shí)間去檢查。
原理圖仿真不僅能節(jié)省設(shè)計(jì)時(shí)間，而且能提高電路板質(zhì)量，并且提高整個(gè)流程的效率。
一個(gè)典型的待測(cè)設(shè)備（DUT）具有以下一些信號(hào)：
圖2
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待測(cè)設(shè)備在經(jīng)過某些預(yù)調(diào)整后會(huì)有各種各樣的信號(hào)，并且有各種模塊，如穩(wěn)壓器、運(yùn)放等，用于信號(hào)調(diào)整?？紤]通過穩(wěn)壓器得到的一個(gè)供電信號(hào)例子：
圖3：樣例電路板的原理圖。
為了驗(yàn)證連接關(guān)系并執(zhí)行整體檢查，使用了原理圖仿真。原理圖仿真由原理圖創(chuàng)建、測(cè)試平臺(tái)創(chuàng)建和仿真組成。
在測(cè)試平臺(tái)創(chuàng)建過程中，將有激勵(lì)信號(hào)給到必要的輸入端，然后在感興趣的信號(hào)點(diǎn)觀察輸出結(jié)果。
可以通過將探針連接到待觀察節(jié)點(diǎn)實(shí)現(xiàn)上述過程。節(jié)點(diǎn)電壓和波形可以指示原理圖有沒有錯(cuò)誤。所有信號(hào)連接都會(huì)得到自動(dòng)檢查。
圖4：
讓我們看一下上面這張圖的一個(gè)局部，其中探測(cè)的節(jié)點(diǎn)和電壓清晰可見：
因此在仿真的幫助下，我們可以直接觀察結(jié)果，確認(rèn)電路板原理圖是否正確。另外，通過仔細(xì)調(diào)節(jié)激勵(lì)信號(hào)或元件值還可以實(shí)現(xiàn)設(shè)計(jì)更改的調(diào)查。因此原理圖仿真可以節(jié)省電路板設(shè)計(jì)和檢查人員的大量時(shí)間，并且增加設(shè)計(jì)正確性的機(jī)會(huì)。
