隨著 PCB 信號(hào)切換速度不斷增長，當(dāng)今的 PCB 設(shè)計(jì)廠商需要理解和控制 PCB 跡線的阻抗。相應(yīng)于現(xiàn)代數(shù)字電路較短的信號(hào)傳輸時(shí)間和較高的時(shí)鐘速率，PCB 跡線不再是簡單的連接，而是傳輸線。

 

在實(shí)際情況中，需要在數(shù)字邊際速度高于1ns或模擬頻率超過300Mhz時(shí)控制跡線阻抗。PCB 跡線的關(guān)鍵參數(shù)之一是其特性阻抗（即波沿信號(hào)傳輸線路傳送時(shí)電壓與電流的比值）。印制電路板上導(dǎo)線的特性阻抗是電路板設(shè)計(jì)的一個(gè)重要指標(biāo)，特別是在高頻電路的PCB設(shè)計(jì)中，必須考慮導(dǎo)線的特性阻抗和器件或信號(hào)所要求的特性阻抗是否一致，是否匹配。這就涉及到兩個(gè)概念：阻抗控制與阻抗匹配，本文重點(diǎn)討論阻抗控制和疊層設(shè)計(jì)的問題。

 

     

阻抗控制(eImpedance Controling)，線路板中的導(dǎo)體中會(huì)有各種信號(hào)的傳遞，為提高其傳輸速率而必須提高其頻率，線路本身若因蝕刻，疊層厚度，導(dǎo)線寬度等不同因素，將會(huì)造成阻抗值得變化，使其信號(hào)失真。故在高速線路板上的導(dǎo)體，其阻抗值應(yīng)控制在某一范圍之內(nèi)，稱為“阻抗控制”。

     

PCB 跡線的阻抗將由其感應(yīng)和電容性電感、電阻和電導(dǎo)系數(shù)確定。影響PCB走線的阻抗的因素主要有: 銅線的寬度、銅線的厚度、介質(zhì)的介電常數(shù)、介質(zhì)的厚度、焊盤的厚度、地線的路徑、走線周邊的走線等。PCB 阻抗的范圍是 25 至120 歐姆。

     

在實(shí)際情況下，PCB 傳輸線路通常由一個(gè)導(dǎo)線跡線、一個(gè)或多個(gè)參考層和絕緣材質(zhì)組成。跡線和板層構(gòu)成了控制阻抗。PCB 將常常采用多層結(jié)構(gòu)，并且控制阻抗也可以采用各種方式來構(gòu)建。但是，無論使用什么方式，阻抗值都將由其物理結(jié)構(gòu)和絕緣材料的電子特性決定：

 

信號(hào)跡線的寬度和厚度

跡線兩側(cè)的內(nèi)核或預(yù)填材質(zhì)的高度

跡線和板層的配置

內(nèi)核和預(yù)填材質(zhì)的絕緣常數(shù)

PCB傳輸線主要有兩種形式：微帶線（Microstrip）與帶狀線（Stripline）。

 

     

微帶線是一根帶狀導(dǎo)線，指只有一邊存在參考平面的傳輸線，頂部和側(cè)邊都曝置于空氣中（也可上敷涂覆層），位于絕緣常數(shù) Er 線路板的表面之上，以電源或接地層為參考。如下圖所示：

注意：在實(shí)際的PCB制造中，板廠通常會(huì)在PCB板的表面涂覆一層綠油，因此在實(shí)際的阻抗計(jì)算中，通常對于表面微帶線采用下圖所示的模型進(jìn)行計(jì)算：

 

帶狀線是置于兩個(gè)參考平面之間的帶狀導(dǎo)線，如下圖所示，H1和H2代表的電介質(zhì)的介電常數(shù)可以不同。

上述兩個(gè)例子只是微帶線和帶狀線的一個(gè)典型示范，具體的微帶線和帶狀線有很多種，如覆膜微帶線等，都是跟具體的PCB的疊層結(jié)構(gòu)相關(guān)。

     

用于計(jì)算特性阻抗的等式需要復(fù)雜的數(shù)學(xué)計(jì)算，通常使用場求解方法，其中包括邊界元素分析在內(nèi)，因此使用專門的阻抗計(jì)算軟件SI9000，我們所需做的就是控制特性阻抗的參數(shù)：

絕緣層的介電常數(shù)Er、走線寬度W1、W2（梯形）、走線厚度T和絕緣層厚度H。

對于W1、W2的說明：

此處的W=W1，W1=W2.

規(guī)則：W1=W-A

W—-設(shè)計(jì)線寬

A—–Etch loss (見上表)

走線上下寬度不一致的原因是：PCB板制造過程中是從上到下而腐蝕，因此腐蝕出來的線呈梯形。

   

走線厚度T與該層的銅厚有對應(yīng)關(guān)系，具體如下：

 

 

               COPPER THICKNESS

Base copper thk  For inner layer  For outer layer

  H OZ          0.6mil                1.8mil

  1 OZ          1.2MIL                2.5MIL

  2 OZ          2.4MIL                3.6MIL

 

 

*因綠油厚度對阻抗影響較小，故假定為定值0.5mil。

我們可以通過控制這幾個(gè)參數(shù)來達(dá)到阻抗控制的目的，下面以安維的底板PCB為例說明阻抗控制的步驟和SI9000的使用：

 

底板PCB的疊層為下圖所示：

第二層為地平面，第五層為電源平面，其余各層為信號(hào)層。
 

各層的層厚如下表所示：
 

Layer Name Type Material Thinkness Class

 

SURFACE AIR

 

TOP CONDUCTOR COPPER 0.5 OZ ROUTING

 

DIELECTRIC FR-4 3.800MIL

L2-INNER CONDUCTOR COPPER 1 OZ PLANE

 

DIELECTRIC FR-4 5.910MIL

L3-INNER CONDUCTOR COPPER 1 OZ ROUTING

 

DIELECTRIC FR-4 33.O8MIL

L4-INNER CONDUCTOR COPPER 1 OZ ROUTING

 

DIELECTRIC FR-4 5.910MIL

L5-INNER CONDUCTOR COPPER 1 OZ PLANE

 

DIELECTRIC FR-4 3.800MIL

BOTTOM CONDUCTOR COPPER 0.5 OZ ROUTING

 

SURFACE AIR

 

說明：中間各層間的電介質(zhì)為FR-4，其介電常數(shù)為4.2；頂層和底層為裸層，直接與空氣接觸，空氣的介電常數(shù)為1。

 

DDR的數(shù)據(jù)線，單端阻抗為50歐姆，走線層為TOP和L2、L3層，走線寬度為5mil。

時(shí)鐘信號(hào)CLK和USB數(shù)據(jù)線，差分阻抗控制在100歐姆，走線層為L2、L3層，走線寬度為6mil，走線間距為6mil。

 

 

1、對于單端阻抗控制，計(jì)算值等于客戶要求值；
 

2、對于其他特性阻抗控制：

 

對于其它所有的阻抗設(shè)計(jì)(包括差別和特性阻抗)

*計(jì)算值與名義值差別應(yīng)小于的阻抗范圍的10%：

例如：客戶要求：60+/-10%ohm

阻抗范圍=上限66-下限54=12ohms

阻抗范圍的10%=12X10%=1.2ohms

計(jì)算值必須在紅框范圍內(nèi)。其余情況類推。

 

下面利用SI9000計(jì)算是否達(dá)到阻抗控制的要求：

 

首先計(jì)算DDR數(shù)據(jù)線的單端阻抗控制：
 

TOP層：銅厚為0.5OZ，走線寬度為5MIL，距參考平面的距離為3.8MIL，介電常數(shù)為4.2。選擇模型，代入?yún)?shù)，選擇lossless calculation,如圖所示：

計(jì)算得到單端阻抗為Zo=55.08ohm，與要求相差5歐姆。根據(jù)板廠的反饋，他們將走線寬度改為6MIL以達(dá)到阻抗控制，經(jīng)過驗(yàn)證，在寬度W2=6MIL,W1=7MIL的情況下，計(jì)算得到的單端阻抗為Zo=50.56歐姆，符合設(shè)計(jì)要求。
 

L2層：在L2層的走線模型如下圖所示：

代入?yún)?shù)進(jìn)行計(jì)算得到如下圖所示：

計(jì)算得到單端阻抗為Zo=50.59歐姆，符合設(shè)計(jì)要求。

 

同理可以得到L3層的單端阻抗，在此不再贅述。

 

由PCB設(shè)計(jì)可知，底板PCB中時(shí)鐘走線在L3層，USB數(shù)據(jù)線在L2層，走線寬度均為6MIL,間距為6MIL。
 

時(shí)鐘信號(hào)選擇的模型如下所示：

按照提供給板廠的數(shù)據(jù)計(jì)算得到的結(jié)果如下圖所示：

根據(jù)板廠的反饋，差分阻抗只能做到85歐姆，與計(jì)算結(jié)果接近（他們可以微調(diào)板層厚度，但不能調(diào)線）。但是改變線間距為12MIL時(shí)，計(jì)算得到的差分阻抗為92.97歐姆，再將線寬調(diào)為5MIL時(shí)，差分阻抗為98.99歐姆，基本符合設(shè)計(jì)要求。

 

 

1、當(dāng)差分走線在中間信號(hào)層走線時(shí)，差分阻抗的控制比較困難，因?yàn)榫炔粔?，就是說改變介質(zhì)層厚度對差分阻抗的影響不大，只有改變走線的間距才對差分阻抗影響較大。但是當(dāng)走線在頂層或底層時(shí)，差分阻抗就比較好控制，很容易達(dá)到設(shè)計(jì)要求，通過實(shí)際計(jì)算發(fā)現(xiàn)，重要的信號(hào)線最好走表層，容易進(jìn)行阻抗控制，尤其是時(shí)鐘信號(hào)差分對。

 

2、在PCB設(shè)計(jì)之前，首先必須通過阻抗計(jì)算，把PCB的疊層參數(shù)確定，如各層的銅厚，介質(zhì)層的厚度等等，還有差分走線的寬度和間距都需要事先計(jì)算得出，這些就是PCB的前端仿真，保證重要的信號(hào)線的阻抗控制滿足設(shè)計(jì)要求。

 

 

以我們使用最多的FR-4介質(zhì)的材料板為例：實(shí)際多層板是芯板和壓合樹脂層堆疊而成，其芯板本身也是由半固化片組合而成。常用的三種半固化片技術(shù)指標(biāo)如下表1 所示。

半固化片組合的介電常數(shù)不是簡單的算術(shù)平均，甚至在構(gòu)成微帶線和帶狀線時(shí)的Er值也有所不同。另一方面，F(xiàn)R-4的Er也隨信號(hào)頻率的變化有一定改變，不過在1GHz 以下一般認(rèn)為FR-4 材料的Er 值約4.2。通常計(jì)算時(shí)采用4.2。

 

4、在實(shí)際的阻抗控制中，一般采用介質(zhì)為FR-4，其Er約4.2，線條厚度t對阻抗影響較小，實(shí)際主要可以調(diào)整的是H和W，W(設(shè)計(jì)線寬)一般情況下是 由設(shè)計(jì)人員決定的，但在設(shè)計(jì)時(shí)應(yīng)充分考慮線寬對阻抗的配合性和實(shí)際加工精度。當(dāng)然，采用較小的W 值后線條厚度t 的影響就不容忽視了。H(介質(zhì)層厚度)對阻抗控制的影響最大，實(shí)際H 有兩類情況：一種是芯板，材料供應(yīng)商所提供的板材中H的厚度也是由以上三種半固化片組合而成，但其在組合的過程中必然會(huì)考慮三種材料的特性，而絕非無條件 的任意組合，因此板材的厚度就有了一定的規(guī)定，形成了一個(gè)相應(yīng)的清單，同時(shí)H 也有了一定的限制。如0.17mm 1/1的芯板為 2116 ×1，0.4mm 1/1的芯板為1080×2+7628×1等。另一種是多層板中壓合部分的厚度：其方法基本上與前相同但需注意銅層的損失。如內(nèi)電層間用半固化片進(jìn)行填 充，因在制作內(nèi)層的過程中銅箔被蝕刻掉的部分很少，則半固化片中樹脂對該區(qū)的填充亦很少，則半固化片的厚度損失可忽略。反之，如信號(hào)層之間用半固化片進(jìn)行 填充，由于銅箔被蝕刻掉的部分較多，則半固化片的厚度損失會(huì)很大且難以估計(jì)。因此，有人建議在內(nèi)層的信號(hào)層要求鋪銅以減少厚度損失。

 

 

a. 每個(gè)信號(hào)層都要有參考平面相鄰, 能保證其阻抗和信號(hào)質(zhì)量;

 

b. 每個(gè)電源層都要有完整的地平面相鄰, 使得電源的性能得以較好的保證;

 

通過軟件計(jì)算發(fā)現(xiàn)，改變差分對的間距對阻抗控制的影響較大，但是這里涉及到另一個(gè)問題，就是差分對的耦合問題。

 

差分對耦合的主要目的是增強(qiáng)對外界的抗干擾能力和抑止EMI。耦合分為緊耦合方式( 即差分對線間距小于或等于線寬) 和松耦合方式。

 

如果能保證周圍所有的走線離差分對較遠(yuǎn)（比如遠(yuǎn)遠(yuǎn)大于3 倍的線寬），那么差分走線可以不用保證緊密的耦合，最關(guān)鍵的是保證走線長度相等即可。（可以參見Johnson 的信號(hào)完整性網(wǎng)站上的關(guān)于差分走線的闡述，他就要求他的layout 工程師將差分線離得較遠(yuǎn)，這樣可以方面繞線）。只是目前大多數(shù)多層高速的PCB 板走線空間很緊密，根本無法將差分走線和其它走線隔離開來，所以這時(shí)候保持緊密的耦合以增加抗干擾能力是應(yīng)該的。

 

緊耦合不是差分走線的必要條件，但是在空間不夠時(shí)走線采用緊耦合方式能夠增強(qiáng)差分走線的抗干擾能力。因此，對于差分對的阻抗控制問題，怎么調(diào)節(jié)各個(gè)參數(shù)需要綜合考慮上述因素，擇優(yōu)選擇。一般情況下不輕易調(diào)整差分對的間距和線寬。

 

 

（1）確定走線模式、參數(shù)及阻抗計(jì)算。差分對走線分外層微帶線差分模式和內(nèi)層帶狀線差分模式兩種，通過合理設(shè)置參數(shù)，阻抗可利用相關(guān)阻抗計(jì)算軟件(如POLAR-SI9000)計(jì)算也可利用阻抗計(jì)算公式計(jì)算。

 

（2）走平行等距線。確定走線線寬及間距，在走線時(shí)要嚴(yán)格按照計(jì)算出的線寬和間距，兩線間距要一直保持不變，也就是要保持平行。平行的方式有兩種： 一種為兩條線走在同一線層(side-by-side)，另一種為兩條線走在上下相兩層(over-under)。一般盡量避免使用后者即層間差分信號(hào)， 因?yàn)樵赑CB板的實(shí)際加工過程中，由于層疊之間的層壓對準(zhǔn)精度大大低于同層蝕刻精度，以及層壓過程中的介質(zhì)流失，不能保證差分線的間距等于層間介質(zhì)厚度， 會(huì)造成層間差分對的差分阻抗變化。困此建議盡量使用同層內(nèi)的差分。

 

（3）.緊耦合原則。

 

在計(jì)算線寬和間距時(shí)最好遵守緊耦合的原則，也就是差分對線間距小于或等于線寬。當(dāng)兩條差分信號(hào)線距離很近時(shí)，電流傳輸方向相反，其磁場相互抵消，電場相互耦合，電磁輻射也要小得多。

 

（4）.走短線、直線。

 

為確保信號(hào)的質(zhì)量，差分對走線應(yīng)該盡可能地短而直，減少布線中的過孔數(shù)，避免差分對布線太長，出現(xiàn)太多的拐彎，拐彎處盡量用45°或弧線，避免90°拐彎。

 

（5）.不同差分線對間處理。

 

差分對對走線方式的選擇沒有限制，微帶線和帶狀線均可，但是必須注意要有良好的參考平面。對不同差分線之間的間距要求間隔不能太小，至少應(yīng)大于3～5倍差分線間距。必要時(shí)在不同差分線對之間加地孔隔離以防止相互問的串?dāng)_。

 

（6）.遠(yuǎn)離其它信號(hào)。 

 

對差分對信號(hào)和其它信號(hào)比如TTL信號(hào)，最好使用不同的走線層，如果因?yàn)樵O(shè)計(jì)限制必須使用同一層走線，差分對和TTL的距離應(yīng)該足夠遠(yuǎn)，至少應(yīng)該大于3~5倍差分線間距。

 

（7）.差分信號(hào)不可以跨平面分割。

盡管兩根差分信號(hào)互為回流路徑，跨分割不會(huì)割斷信號(hào)的回流，但是跨分割部分的傳輸線會(huì)因?yàn)槿鄙賲⒖计矫娑鴮?dǎo)致阻抗的不連續(xù)(如圖箭頭處所示，其中GND1、GND2為LVDS相鄰的地平面)。

 

coating表示涂覆層，如果沒有涂覆層，就在thickness 中填0,dielectric（介電常數(shù)）填1（空氣）。

substrate表示基板層，即電介質(zhì)層，一般采用FR-4，厚度是通過阻抗計(jì)算軟件計(jì)算得到，介電常數(shù)為4.2（頻率小于1GHz時(shí)）。

點(diǎn)擊Weight(oz)項(xiàng)，可以設(shè)定鋪銅的銅厚，銅厚決定了走線的厚度。

 

PP（prepreg）是種介質(zhì)材料，由玻璃纖維和環(huán)氧樹脂組成，core其實(shí)也是PP類型介質(zhì)，只不過他的兩面都覆有銅箔，而PP沒有，制作多層板時(shí)，通常將CORE和PP配合使用，CORE與CORE之間用PP粘合。

 

 

(1)、翹曲問題

 

PCB的疊層設(shè)計(jì)要保持對稱，即各層的介質(zhì)層厚、鋪銅厚度上下對稱，拿六層板來說，就是TOP-GND與BOTTOM-POWER的介質(zhì)厚度和銅厚一致，GND-L2與L3-POWER的介質(zhì)厚度和銅厚一致。這樣在層壓的時(shí)候不會(huì)出現(xiàn)翹曲。

 

（2）、信號(hào)層應(yīng)該和鄰近的參考平面緊密耦合（即信號(hào)層和鄰近敷銅層之間的介質(zhì)厚度要很?。浑娫捶筱~和地敷銅應(yīng)該緊密耦合。

 

（3）、在很高速的情況下，可以加入多余的地層來隔離信號(hào)層，但建議不要多家電源層來隔離，這樣可能造成不必要的噪聲干擾。

 

（4）、典型的疊層設(shè)計(jì)層分布如下表所示：

（5）、層的排布一般原則：

 

元件面下面（第二層）為地平面，提供器件屏蔽層以及為頂層布線提供參考平面；

所有信號(hào)層盡可能與地平面相鄰；

盡量避免兩信號(hào)層直接相鄰；

主電源盡可能與其對應(yīng)地相鄰；

兼顧層壓結(jié)構(gòu)對稱。

 

對于母板的層排布，現(xiàn)有母板很難控制平行長距離布線，對于板級(jí)工作頻率在50MHZ 以上的（50MHZ 以下的情況可參照，適當(dāng)放寬），建議排布原則：

 

元件面、焊接面為完整的地平面（屏蔽）；

無相鄰平行布線層；

所有信號(hào)層盡可能與地平面相鄰；

關(guān)鍵信號(hào)與地層相鄰，不跨分割區(qū)。