晶圓代工工藝技術(shù)的更新?lián)Q代使IC設(shè)計密度、性能和節(jié)能特性得以不斷提高， 但也為設(shè)計人員帶來了更多挑戰(zhàn)。FinFET晶體管等創(chuàng)新的新工藝特性要求大幅度提高寄生參數(shù)提取精度，以通過仿真和分析來驗證實體設(shè)計的性能。本文將會介紹新的寄生電路提取挑戰(zhàn)，并探討工具技術(shù)是如何不斷發(fā)展以滿足新要求的。

提出新工具要求的原因

在IC采用了特定實體布局后，IC設(shè)計人員需要提取它的詳細電氣性能，以便進行靜態(tài)分析和仿真，確保IC能正常運行并滿足關(guān)鍵的性能要求。特別是針對16nm及以下的工藝，精確獲取FinFET器件中的寄生電阻和寄生電容，以及器件間的交互作用和與互連線相關(guān)的寄生電路至關(guān)重要。此外，不同的晶圓代工廠制作FinFET器件的方法存在差異。例如，有些晶圓代工廠在設(shè)計好的FinFET之間使用浮置器件，這樣一來，捕獲FinFET至浮置器件的耦合以及主要有源器件之間的耦合就非常重要。此外，F(xiàn)inFET中的寄生電阻也非常重要—隨著鰭形通道和源漏區(qū)變窄，源漏電阻增大，器件性能會有所降低。

雙重圖案工藝使問題變得更加嚴重，因為制造期間任何掩模失準都會增加或縮短多重圖案層上的特征圖案間距， 從而影響寄生電容的可預(yù)測性。因此，設(shè)計人員需要執(zhí)行多重圖案角落(corner)的仿真來表征潛在的失準。在實踐中，這通常會涉及到超過10 個考慮工藝、溫度和雙重圖案(DP)角落。使用傳統(tǒng)工具時，全芯片抽取的時間通常為8至10小時(通宵)；而采用雙重圖案工藝時，為提取全部所需的角落，處理較大的全芯片設(shè)計，經(jīng)常需要花費更長的時間。有時，為節(jié)省時間，設(shè)計人員不得不限制定時分析，只運行少量精選的角落，這就增加了漏掉關(guān)鍵角落組合的風險。

另一大挑戰(zhàn)是先進工藝節(jié)點的大型設(shè)計所需金屬填充不斷增加，使寄生參數(shù)提取工具負荷劇增。提取工具必須讀取和處理數(shù)千兆字節(jié)的數(shù)據(jù)，才能準確建模填充圖案的密度和相鄰導(dǎo)線寄生電容?？焖偬幚磉@些數(shù)據(jù)并制作簡化的填充模型，對維持工具產(chǎn)出及管理提取工具的內(nèi)存使用而言非常重要。

處理節(jié)點到節(jié)點成指數(shù)式增加的器件數(shù)目和交互復(fù)雜性原本就很困難，而精度更高、模型更復(fù)雜、角落更多的要求使得挑戰(zhàn)更加艱巨，需要針對先進工藝節(jié)點完成大量的提取計算任務(wù)。即便如此，設(shè)計團隊還是希望周轉(zhuǎn)時間與之前節(jié)點處理時間一樣—確切來說，就是希望能夠通宵完成全芯片提取工作，這樣在第二天就可以繼續(xù)做設(shè)計工作。

新的工具方法

面對這些新的挑戰(zhàn)，EDA供應(yīng)商不得不退而求其次，重新開始來創(chuàng)建全新的提取結(jié)構(gòu)。Mentor Graphics公司希望可以提供具備以下功能的工具：

● 精度可媲美參考級提取工具(其缺陷是速度較慢)。
● 周轉(zhuǎn)時間與基于規(guī)則(rule-based)的工具保持一致(其缺陷是精度較低)
● 提取詳細的FinFET器件模型。
● 支持同步多角落提取。
● 將多重圖案技術(shù)融入提取流程中。
● 采用極快并高效的提取算法。
● 提供兼顧全芯片簽核和IP特征提取的協(xié)調(diào)一致的解決方案。
● 通過高級減縮技術(shù)提供快速的下游仿真。
● 支持大規(guī)模平行處理方法。
● 多個CPU內(nèi)的SMP和網(wǎng)絡(luò)配置具備高度可擴展性。

要達到上述所有要求，需要結(jié)合多個創(chuàng)新方法來實現(xiàn)期望的功能。首先，要獲得最佳精度，就需要場求解器，其功能如名所示—以三個維度求解麥克斯韋偏微分方程。Mentor Graphics公司采用了一些既高效又高度平行化的創(chuàng)新型計算方法，使場求解器引擎的運行速度比傳統(tǒng)參考級場求解器快好幾個數(shù)量級。這將實現(xiàn)所需的阿托法拉級(AF)的精度，同時不會導(dǎo)致嚴重的性能損失。這是一項確定性技術(shù)(與Monte Carlo概率算法相比)，能夠以接近零的平均誤差和低標準差來提供可重復(fù)的結(jié)果。
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基于網(wǎng)絡(luò)的平行化和多CPU處理

為獲得接近完美的可以大規(guī)模平行處理的線性縮放，Mentor Graphics引入了新的分解方法。與典型的片鋪(Tiling) 方法—將網(wǎng)絡(luò)劃分為眾多子網(wǎng)格來單獨處理不同，MentorGraphics所采用的方法可以保持網(wǎng)絡(luò)完整，并在專用CPU上處理各完整網(wǎng)絡(luò)。這種基于網(wǎng)絡(luò)的平行化方法消除了精度方面的限制和暈輪效應(yīng)，提供了優(yōu)于平鋪方法的可擴展性，特別是對于對稱多處理(SMP)機而言(圖1、圖2)。此外，基于網(wǎng)絡(luò)的平行化可以避免片鋪時由于CPU數(shù)量變化而引起的結(jié)果精度的差異。

圖1：新的Calibre xACT提取工具融入布局布線和靜態(tài)時序分析(STA)步驟之間的數(shù)字流程，提供對STA工具非常關(guān)鍵的寄生和耦合效應(yīng)的相關(guān)信息。

圖2：采用基于網(wǎng)絡(luò)的平行化，各個網(wǎng)絡(luò)都發(fā)送至單一的CPU。由于各網(wǎng)絡(luò)在處理時未經(jīng)片鋪、保持完整，該方法提供了一個高精度、可擴展性優(yōu)異的解決方案。

為進一步提高性能，新的架構(gòu)針對精度要求較低的地方(例如上金屬層)采用了具備高度可擴展性的基于規(guī)則的技術(shù)。表1展示了Calibre xACT如何針對不同的幾何形狀和層來自動挑選合適的提取技術(shù)。


這些創(chuàng)新方法相結(jié)合能夠?qū)⑻崛⌒阅芴岣呷?，或?qū)崿F(xiàn)8個CPU每小時4～8百萬個網(wǎng)絡(luò)的處理量，以及達到最尖端的晶圓代工廠簽核要求的精度。通過新的Calibre xACT架構(gòu)，提取有1百萬個臺的IP僅需15分鐘，而帶2千萬網(wǎng)絡(luò)的全芯片提取也能在一夜之間完成。對于更大型的設(shè)計，可以通過增加額外的CPU來處理。

針對需要很多提取角落的設(shè)計，這款新平臺執(zhí)行同步多角落提取，各個角落的運行時間減少了15%～20%，而精度絲毫不受影響。由于該平臺使用確定性技術(shù)，單一角落和多角落運行始終能夠提供同樣的結(jié)果，Monte Carlo方法則無法做到如此。
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選擇性網(wǎng)絡(luò)處理和網(wǎng)表簡化

加速周轉(zhuǎn)時間并同時減少管理數(shù)據(jù)量的另一個方法是選擇性網(wǎng)絡(luò)處理技術(shù)。通過該技術(shù)，設(shè)計人員可以為各個網(wǎng)絡(luò)選擇特定的寄生模型，從而定制針對仿真而生成的數(shù)據(jù)量(圖3)。設(shè)計人員可以按各個網(wǎng)絡(luò)逐個選擇分散RCC(帶耦合電容)、RC(不帶耦合電容)、C或R，或依各層來控制提取。例如，為降低仿真時間，同時顧及大功率網(wǎng)絡(luò)和地線網(wǎng)絡(luò)的寄生效應(yīng)，設(shè)計人員可以提取僅包含過孔電阻而排除金屬層電阻的VDD和VSS網(wǎng)絡(luò)。這個功能特別有用， 因為過孔對電源/地線網(wǎng)絡(luò)形成的電阻最大。該功能可以加快仿真速度，同時維持所需的設(shè)計裕量。

圖3：Calibre xACT具備選擇性處理功能。這個例子采用不同網(wǎng)絡(luò)模型針對不同網(wǎng)絡(luò)類型生成了網(wǎng)表。對于電源(VDD)網(wǎng)絡(luò)和地線(VSS)網(wǎng)絡(luò)，僅將過孔電阻提取到網(wǎng)表中。RCC模式提取了關(guān)鍵的差分對網(wǎng)絡(luò)PLUS和MINUS，所有其他網(wǎng)絡(luò)將只包含總電容值。

另一個節(jié)省時間的方法是從單個寄生參數(shù)提取數(shù)據(jù)庫(或提取運行)生成多個網(wǎng)表。這個方法可用于生成多種網(wǎng)表格式和具備多寄生模式的網(wǎng)表，其可以根據(jù)各個網(wǎng)絡(luò)進行控制。通過這種方法，設(shè)計人員無需在每次生成不同網(wǎng)絡(luò)時運行提取，從而節(jié)省了時間；此外，還可以針對單個提取運行進行多個布局后分析。例如，設(shè)計人員可以在設(shè)計的所有網(wǎng)絡(luò)上執(zhí)行單個RCC提取運行；然后以RCC網(wǎng)絡(luò)模型生成所有信號網(wǎng)絡(luò)的SPICE網(wǎng)表，以進行時序分析；最后生成一個DSPF格式的僅包含電阻的網(wǎng)表，以用于電遷移分析。

仿真器性能在很大程度上取決于網(wǎng)表的大小，而寄生元件可能使網(wǎng)表尺寸成數(shù)量級增加。精度越高意味著寄生參數(shù)越多，但電路就會更加復(fù)雜，分析時間也會更長。這就是靈活的網(wǎng)表簡化技術(shù)至關(guān)重要的原因—它可以盡可能地減少用于布線后仿真的寄生電路數(shù)據(jù)量，僅生成所需的寄生電路數(shù)據(jù)(圖4)。這樣不僅提高了仿真性能，還減少了分析時間和收斂性問題。

圖4：設(shè)計人員可以微調(diào)網(wǎng)表簡化設(shè)置，按照需要來控制精度水平和網(wǎng)表尺寸。在這個例子中，過孔陣列被極大地縮小，從而使仿真速度加快，同時又不影響精度。

結(jié)語

數(shù)字、定制、模擬或RF設(shè)計團隊在處理任何節(jié)點，特別是16nm或更小的節(jié)點時，需要有比以往所有工具速度更快、精度更高、靈活性更強的提取工具。為應(yīng)對挑戰(zhàn)，EDA供應(yīng)商需采用基于更高級架構(gòu)和算法的新提取工具來獲得所需功能。

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