對于高速模擬信號鏈設計的PCB布局布線有許多的因素需要注意，有些因素取決于應用，在所有的設計布局中，設計工程師都必須盡量以減小誤差為目的，本應用筆記提供的信息對設計工程師的下一個高速設計項目會有所幫助。

裸露焊盤

裸露焊盤(EPAD)有時會被忽視，但它對充分發(fā)揮信號鏈的性能以及器件充分散熱非常重要。

裸露焊盤，ADI公司稱之為引腳0，是目前大多數器件下方的焊盤。它是一個重要的連接，芯片的所有內部接地都是通過它連接到器件下方的中心點。不知您是否注意到，目前許多轉換器和放大器中缺少接地引腳，原因就在于裸露焊盤。

關鍵是將此引腳妥善固定(即焊接)至PCB，實現牢靠的電氣和熱連接。如果此連接不牢固，就會發(fā)生混亂，換言之，設計可能無效。

實現最佳連接

利用裸露焊盤實現最佳電氣和熱連接有三個步驟。首先，在可能的情況下，應在各PCB層上復制裸露焊盤，這樣做的目的是為了與所有接地和接地層形成密集的熱連接，從而快速散熱。此步驟與高功耗器件及具有高通道數的應用相關。在電氣方面，這將為所有接地層提供良好的等電位連接。

甚至可以在底層復制裸露焊盤(見圖1)，它可以用作去耦散熱接地點和安裝底側散熱器的地方。

圖1. 裸露焊盤布局示例

其次，將裸露焊盤分割成多個相同的部分，如同棋盤。在打開的裸露焊盤上使用絲網交叉格柵，或使用阻焊層。此步驟可以確保器件與PCB之間的穩(wěn)固連接。在回流焊組裝過程中，無法決定焊膏如何流動并最終連接器件與PCB。連接可能存在，但分布不均。可能只得到一個連接，并且連接很小，或者更糟糕，位于拐角處。將裸露焊盤分割為較小的部分可以確保各個區(qū)域都有一個連接點，實現更牢靠、均勻連接的裸露焊盤(見圖2和圖3)。

圖2. EPAD布局不當的示例

圖3. 較佳EPAD布局示例

最后，應當確保各部分都有過孔連接到地。各區(qū)域通常都很大，足以放置多個過孔。組裝之前，務必用焊膏或環(huán)氧樹脂填充每個過孔，這一步非常重要，可以確保裸露焊盤焊膏不會回流到這些過孔空洞中，影響正確連接。

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去耦和層電容

有時工程師會忽略使用去耦的目的，僅僅在電路板上分散大小不同的許多電容，使較低阻抗電源連接到地。但問題依舊：需要多少電容?許多相關文獻表明，必須使用大小不同的許多電容來降低功率傳輸系統(tǒng)(PDS)的阻抗，但這并不完全正確。相反，僅需選擇正確大小和正確種類的電容就能降低PDS阻抗。

圖4. 電容示例

例如，考慮設計一個10 mΩ參考層，如圖4所示。如紅色曲線所示，系統(tǒng)電路板上使用許多不同值的電容，0.001μF、0.01μF、0.1μF等等。這當然可以降低500 MHz頻率范圍內的
阻抗，但是，請看綠色曲線，同樣的設計僅使用0.1μF和10μF電容。這證明，如果使用正確的電容，則不需要如此多的電容。這也有助于節(jié)省空間和物料(BOM)成本。

注意，并非所有電容“生而平等”，即使同一供應商，工藝、尺寸和樣式也有差別。如果未使用正確的電容，不論是多個電容還是幾個不同類型，都會給PDS帶來反作用。

結果可能是形成電感環(huán)路。電容放置不當或者使用不同工藝和型號的電容(因而對系統(tǒng)內的頻率做出不同響應)，彼此之間可能會發(fā)生諧振(見圖5)。

圖5. 諧振電容

了解系統(tǒng)所用電容類型的頻率響應很重要。隨便選用電容，會讓設計低阻抗PDS系統(tǒng)的努力付之東流。

PDS的高頻層電容

要設計出合格的PDS，需要使用各種電容(見圖4)。PCB上使用的典型電容值只能將直流或接近直流頻率至約500 MHz范圍的阻抗降低。高于500 MHz頻率時，電容取決于PCB形成的內部電容。注意，電源層和接地層緊密疊置會有幫助。

應當設計一個支持較大層電容的PCB層疊結構。例如，六層堆疊可能包含頂部信號層、第一接地層、第一電源層、第二電源層、第二接地層和底部信號層。規(guī)定第一接地層和第一電源層在層疊結構中彼此靠近，這兩層間距為2到4密爾，形成一個固有高頻層電容。此電容的最大優(yōu)點是它是免費的，只需在PCB制造筆記中注明。如果必須分割電源層，同一層上有多個VDD電源軌，則應使用盡可能大的電源層。不要留下空洞，同時應注意敏感電路。這將使該VDD層的電容最大。

如果設計允許存在額外的層(上例中，從六層變?yōu)榘藢?，則應將兩個額外的接地層放在第一和第二電源層之間。在核心間距同樣為2到3密爾的情況下，此時層疊結構的固有電容將加倍(示例見圖6)。

與添加更多分立高頻電容以在高頻時保持低阻抗相比，此結構更易于設計。

圖6. 高頻層電容示例

PDS的任務是將響應電源電流需求而產生的電壓紋波降至最低，這點很重要但常被忽略。所有電路都需要電流，有些電路需求量較大，有些電路則需要以較快的速率提供電流。采用充分去耦的低阻抗電源層或接地層以及良好的PCB層疊，有助于將因電路的電流需求而產生的電壓紋波降至最低。例如，根據所用的去耦策略，如果系統(tǒng)設計的開關電流為1 A，PDS的阻抗為10 mΩ，則最大電壓紋波為10 mV。計算很簡單：V = IR。

憑借完美的PCB堆疊，可覆蓋高頻范圍，同時在電源層起始入口點和高功率或浪涌電流器件周圍使用傳統(tǒng)去耦，可覆蓋低頻范圍(<500 MHz)。這可確保PDS阻抗在整個頻率范圍內均最低。沒有必要各處都配置電容;電容正對著每個IC放置會破壞許多制造規(guī)則。如果需要這種嚴厲的措施，則說明電路存在其它問題。

層耦合

一些布局不可避免地具有重疊電路層(見圖7)。有些情況下，可能是敏感模擬層(例如電源、接地或信號)，下方的一層是高噪聲數字層。

圖7. 交叉耦合層示例

這常常被忽略，因為高噪聲層是在另一層——在敏感的模擬層下方。然而，一個簡單的實驗就可以證明事實并非如此。以某一層面為例，在任一層注入信號。接著連接另一層，將該相鄰層交叉耦合至頻譜分析儀。耦合到相鄰層的信號量如圖8所示。即使間距40密爾，某種意義上它仍是電容，因此在某些頻率下仍會耦合信號至相鄰層。

圖8. 交叉耦合層實測結果

圖8顯示了這樣的一個例子。舉例來說，假設一個層面上的高噪聲數字層具有高速開關的1 V信號。這意味著，另一層將看到1 mV的耦合(約60 dB隔離)。對具有2-V p-p滿量程擺幅的12位ADC，這是2 LSB的耦合。對于特定的系統(tǒng)這可能不成問題，但應注意，如果系統(tǒng)的靈敏度提升兩位，從12位增至14位，此耦合的靈敏度只會提高四倍，即8 LSB。

忽略此類型的交叉層耦合可能使系統(tǒng)失效，或者削弱設計。必須注意，兩層之間存在的耦合可能超出想象。在目標頻譜內發(fā)現噪聲雜散耦合時應注意這一點。有時布局決定了非預期信號或層應交叉耦合至不同層。同樣，調試敏感系統(tǒng)時應注意這一點。該問題可能出現在下面一層。

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分離接地

模擬信號鏈設計人員最常提出的問題是：使用ADC時是否應將接地層分為AGND和DGND接地層?簡單回答是：視情況而定。

詳細回答則是：通常不分離。為什么不呢?因為在大多數情況下，盲目分離接地層只會增加返回路徑的電感，它所帶來的壞處大于好處。

從公式V = L(di/dt)可以看出，隨著電感增加，電壓噪聲會提高。隨著電感增加，設計人員一直努力壓低的PDS阻抗也會增加。隨著提高ADC采樣速率的需求繼續(xù)增長，降低開關電流(di/dt)的方式卻很有限。因此，除非需要分離接地層，否則請保持這些接地連接。

關鍵是電路分割要合理，這樣就不必分離接地層，如圖9所示。注意，如果布局允許您將電路保持在各自區(qū)域內，便不需要分離接地層。如此分割可提供星型接地，從而將返回電流局限在特定電路部分。

圖9. 良好電路分割示例

例如，受尺寸限制的影響，電路板無法實現良好的布局分割時，就需要分離接地層。這可能是為了符合傳統(tǒng)設計要求或尺寸，必須將臟亂的總線電源或高噪聲數字電路放在某些區(qū)域。這種情況下，分離接地層是實現良好性能的關鍵。然而，為使整體設計有效，必須在電路板的某個地方通過一個電橋或連接點將這些接地層連在一起。因此，應將連接點均勻地分布在分離的接地層上。

最終，PCB上往往會有一個連接點成為返回電流通過而不會導致性能降低或強行將返回電流耦合至敏感電路的最佳位置。如果此連接點位于轉換器、其附近或下方，則不需要分離接地。

結束語

由于最佳選項太多，布局考慮總是令人困惑。技術和原則一直是公司設計文化的一部分。工程師喜歡借鑒以前設計中的經驗，同時產品上市壓力使設計人員不愿更改或嘗試新技術。他們拘泥于風險權衡，直至系統(tǒng)內出現重大問題。

在評估板、模塊和系統(tǒng)級別，簡單的單一接地最佳。良好的電路分割是關鍵。這也影響到層和相鄰層布局。如果敏感層在高噪聲數字層以上，請注意可能會發(fā)生交叉耦合。組裝也很重要;提供給PCB車間或組裝車間的制造筆記應善加利用，確保IC裸露焊盤和PCB之間具有可靠連接。

組裝不良常常導致系統(tǒng)性能欠佳?？拷娫磳尤肟邳c和轉換器或IC的VDD引腳的去耦總是有利的。然而，為了增加固有高頻去耦電容，應使用緊密疊置的電源和接地層(間距≤4密爾)。此方法不會帶來額外成本，只需花幾分鐘更新PCB制造筆記。

設計高速、高分辨率轉換器布局時，很難照顧到所有的具體特性。每個應用都是獨一無二的。希望本應用筆記所述的幾個要點有助于設計工程師更好地了解未來的系統(tǒng)設計。

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