【導(dǎo)讀】數(shù)字設(shè)計人員可能非常熟悉在模數(shù)轉(zhuǎn)換器 (ADC) 和邏輯設(shè)備之間路由高速數(shù)字線路的挑戰(zhàn)。必須非常小心，以確保高速走線之間有足夠的間距，并確保數(shù)字信號不跨越模擬邊界。不良布局將導(dǎo)致數(shù)字開關(guān)噪聲反饋到 ADC 的模擬輸入中，從而降低整體系統(tǒng)性能。
數(shù)字設(shè)計人員可能非常熟悉在模數(shù)轉(zhuǎn)換器 (ADC) 和邏輯設(shè)備之間路由高速數(shù)字線路的挑戰(zhàn)。必須非常小心，以確保高速走線之間有足夠的間距，并確保數(shù)字信號不跨越模擬邊界。不良布局將導(dǎo)致數(shù)字開關(guān)噪聲反饋到 ADC 的模擬輸入中，從而降低整體系統(tǒng)性能。
由于電路板空間非常寶貴，而 FPGA 引腳是一種寶貴的商品，因此串行數(shù)據(jù)轉(zhuǎn)換器接口相對于并行接口的優(yōu)勢顯而易見。ADC 中使用的高速數(shù)字數(shù)據(jù)的典型串行通信需要三對傳輸線用于低壓差分信號 (LVDS)，其中一對用于數(shù)據(jù)本身。
為了準確收集這些數(shù)據(jù)，需要一個數(shù)據(jù)時鐘。為了建立數(shù)據(jù)樣本邊界，幀對齊也需要幀時鐘。對于高速 ADC，對齊數(shù)據(jù)時鐘、幀時鐘和數(shù)據(jù)通常需要發(fā)送器和接收器中的延遲鎖定環(huán) (DLL) 以正確對齊數(shù)據(jù)時鐘。這種對準在千兆赫速度下變得非常困難。終，這種 6 線串行傳輸方法通常不會在 1.2 GHz 以上完成，從而限制了 ADC 的速度或其分辨率。
8B/10B 編碼初由 IBM 于 1980 年代發(fā)明，消除了對幀時鐘和數(shù)據(jù)時鐘的需要，這使得在 2 GHz以上的頻率下實現(xiàn)單傳輸線對通信成為可能（圖1 ）。
圖 1：傳統(tǒng)串行與 8B/10B 編碼
8B/10B 編碼的獨特特性允許將數(shù)據(jù)時鐘嵌入數(shù)據(jù)本身，并通過初始幀同步以 COMMA 字符維護幀。
直到近才制定了規(guī)范，定義了標準化數(shù)據(jù)轉(zhuǎn)換器編碼接口實現(xiàn)所需的協(xié)議和電氣特性。JEDEC 規(guī)范 JESD204 支持新一代更快、更準確的串行 ADC，例如 Linear Technology 的 LTC2274、16 位、105 Msps ADC。
與典型的 6 線串行傳輸相比的優(yōu)勢
8B/10B 編碼數(shù)據(jù)對時鐘恢復(fù)電路很友好，因為它具有游程長度限制。它還適用于交流耦合，因為它是直流平衡的。8B/10B 編碼涉及將 8 位八位字節(jié)轉(zhuǎn)換為 10 位代碼組。在每個代碼組中，1 和 0 的數(shù)量之差絕不會超過兩個。通過監(jiān)測連續(xù)代碼組中 1 和 0 的數(shù)量，計算出運行差異。
發(fā)送器和接收器使用此差異對數(shù)據(jù)進行編碼和解碼。對于每個輸入八位字節(jié)，有兩個可能的 10 位輸出代碼。要傳輸?shù)拇a的選擇取決于運行差異，旨在保持 1 和 0 的平均數(shù)量相等。8B/10B 編碼的這一特性確保信號的直流偏移為零。
一旦數(shù)據(jù)被編碼，它就會被序列化并傳輸，從個代碼組的零位開始。JESD204 規(guī)范要求個代碼組對應(yīng)于數(shù)據(jù)的有效字節(jié)。第二個代碼組對應(yīng)于數(shù)據(jù)的有效字節(jié)。這兩個代碼組組合在一起構(gòu)成一幀數(shù)據(jù)，構(gòu)成來自 16 位 ADC 的一個樣本（圖 2）。
圖 2：使用 8B/10B 編碼的一個傳輸幀的演變
例如，LTC2274 以 105 Msps 采樣，編碼后產(chǎn)生以 2.1 Gbps 傳輸?shù)拇袛?shù)據(jù)流。在此速度下，8B/10B 編碼及其獨特的特性使得通過 2 線接口可靠地傳輸串行數(shù)據(jù)成為可能。
幀同步
盡管可以使用 PLL 從數(shù)據(jù)流中恢復(fù)時鐘，但接收器仍然需要確定幀邊界的位置。JESD204 標準定義了一個同步過程，用于在發(fā)送器和接收器之間建立初始幀對齊。當接收器需要同步時，它將通過激活 ADC 的同步輸入來請求此操作。然后，ADC 將傳輸一系列預(yù)定的 8B/10B 控制符號，也稱為 COMMA 字符，因此接收器可以識別幀邊界。
JESD204 規(guī)范將 K28.5 控制符號指定為用于初始同步的逗號。當 LTC2274 接收到同步請求時，將發(fā)送一系列 K28.5 COMMA 字符，直到接收器接收到至少四個有效的 K28.5 代碼組，之后接收器將取消置位同步請求信號。在停用同步請求后，LTC2274 將繼續(xù)發(fā)送同步前同步碼，直到幀結(jié)束。
在下一幀開始時，LTC2274 將發(fā)送數(shù)據(jù)字符。這可確保數(shù)據(jù)始終以相同的方式開始，個代碼 組與有效八位組相關(guān)聯(lián)，第二個代碼 組與有效八位組相關(guān)聯(lián)（圖 2）。通過使用這些 COMMA 字符對齊數(shù)據(jù)，就不再需要幀時鐘。通過使用同步和運行長度受限的 8B/10B 編碼，可以在不使用位時鐘或幀時鐘的情況下進行串行傳輸。
使用 8B/10B 編碼的另一個優(yōu)點是它是直流平衡的。這是因為運行差異用于在兩個交替代碼組上保持相等數(shù)量的 1 和 0，因此信號的 DC 平均值在統(tǒng)計上為零。這允許單對傳輸線與變壓器、光耦合器、隔直電容器和其他高通設(shè)備一起使用。
加擾
JESD204 規(guī)范還概述了一種可選的加擾器，該加擾器可在數(shù)據(jù)編碼傳輸之前對數(shù)據(jù)進行加擾。這有助于避免高速串行傳輸時可能出現(xiàn)的不需要的頻譜峰值。通過加擾數(shù)據(jù)，編碼的八位字節(jié)與數(shù)據(jù)無關(guān)，這將消除某些數(shù)據(jù)相關(guān)信號可能出現(xiàn)的頻譜假象。
使用 1+x 14 +x 15多項式對數(shù)據(jù)進行加擾 。這種偽隨機模式每 2 15 -1 個周期重復(fù)。這種多項式加擾方案的本質(zhì)是它可以與自同步解擾器一起使用。FPGA必須有一個解擾算法來解擾8B/10B解碼器之后的數(shù)據(jù)。這種加擾功能被設(shè)計到 LTC2274 中作為一個選項，可以在某些情況下提高性能。
幀對齊監(jiān)控
可能需要定期檢查數(shù)據(jù)的同步。如果接收器以正常方式向發(fā)射器請求同步模式，則將丟失與發(fā)射器發(fā)送同步前同步碼相關(guān)聯(lián)的數(shù)據(jù)。為防止這種數(shù)據(jù)丟失，JESD204 規(guī)范定義了另一種幀對齊方法，LTC2274 通過其幀對齊監(jiān)控 (FAM) 模式提供這種方法。此模式允許檢查同步，而不會丟失數(shù)據(jù)，也不會在 ADC 上斷言同步請求輸入。JESD204 標準定義了兩種幀對齊監(jiān)控方法（圖 3）。
圖 3：數(shù)據(jù)再同步的幀對齊監(jiān)控模式
種幀對齊模式發(fā)生在數(shù)據(jù)未被加擾時。當前幀第二碼組與上一幀第二碼組相等時，當前碼組被K28.7替換。然后接收方負責將 K28.7 八位位組替換為先前樣本中的八位位組（圖 3）。如果第三個第 2個 數(shù)據(jù)八位字節(jié)等于前兩個，則將傳輸實際的八位字節(jié)。這種幀對齊模式高度依賴于數(shù)據(jù)，并且不能保證在任何時間長度內(nèi)發(fā)生。
第二種幀對齊模式發(fā)生在數(shù)據(jù)八位位組在編碼之前被加擾時。每當任何幀的第 2個 代碼組等于 D28.7 時，它將被 K28.7 替換。然后接收器需要用正確的數(shù)據(jù)字符 D28.7 替換 K28.7。由于擾碼器的效果是隨機的，因此這種幀對齊方法對數(shù)據(jù)的依賴性較小。從統(tǒng)計上講，K28.7 應(yīng)該在每 256 幀中出現(xiàn) 1 次。
無論哪種方式，如果在個八位字節(jié)中找到控制字符K28.7，則可以確定存在錯誤 。如果發(fā)生這種情況，接收器可以重新對齊幀或激活同步請求信號以與發(fā)送器重新同步。在不啟動同步請求的情況下重新對齊幀時，K28.7 應(yīng)始終出現(xiàn)在第二個代碼組中。如果在任何其他位置找到，則以下代碼組將表示下一幀的個代碼組的開始。此功能允許數(shù)據(jù)重新同步，而不會丟失來自 ADC 的數(shù)據(jù)。
如果接收到的數(shù)據(jù)移動了一個或多個位，這將導(dǎo)致無效的 8B/10B 代碼組。然后接收器應(yīng)重新聲明幀同步請求信號，這將導(dǎo)致發(fā)送器發(fā)送 COMMA 字符流。如果數(shù)據(jù)偏移了整個代碼組，則可以使用幀對齊監(jiān)控來檢測此偏移。整個代碼組的數(shù)據(jù)偏移將導(dǎo)致數(shù)字信號處理應(yīng)該能夠檢測到的數(shù)據(jù)損壞。
性能
使用 8B/10B 編碼進行高速串行數(shù)據(jù)傳輸，ADC 現(xiàn)在可以以更高的采樣率和更高分辨率運行。Linear Technology Corp. 的 LTC2274 是一款 105 Msps、16 位 ADC，它使用 8B/10B 編碼將其 16 位輸出字串行傳輸?shù)浇邮掌?，?shù)據(jù)輸出速率為 2.1 Gbps（20 個編碼位，105 Msps） .
JEDEC 串行接口與許多 FPGA 高速接口兼容，包括 Xilinx 的 Rocket IO、Altera 的 Stratix II GX I/O 和 Lattice 的 ECP2M I/O。這些 FPGA 制造商均已提供使用 LTC2274 的參考設(shè)計。
這些新型轉(zhuǎn)換器設(shè)計的挑戰(zhàn)之一是在同一芯片上集成高速串行接口的同時實現(xiàn)高交流規(guī)格。LTC2274 在基帶實現(xiàn)了 77.6 dBFS（滿量程）的信噪比 (SNR) 性能和 100 dB 的無雜散動態(tài)范圍 (SFDR)（圖 4 ）。
圖 4：LTC2274 128 KPoint FFT，F(xiàn)in=4.93 MHz，F(xiàn)s=105 Msps
這些 AC 規(guī)范使低電平信號能夠在存在大干擾或阻塞的情況下得到解決，這對于多通道接收器應(yīng)用尤為重要。80 fsec RMS的超低抖動 可對高達 500 MHz 的輸入頻率進行欠采樣，同時保持良好的噪聲性能，使 ADC 能夠在更靠近天線的位置進行采樣。
借助 LTC2274，可以生成串行測試模式以促進串行接口的測試和驗證誤碼率 (BER)。此功能對于調(diào)試接口非常有用，但不是 JEDEC 規(guī)范所要求的。
具有串行接口的 LTC2274 等 ADC 非常適用于成本敏感型應(yīng)用，在這些應(yīng)用中，F(xiàn)PGA 引腳數(shù)占設(shè)計成本的主要部分?；窘邮掌骱蛿?shù)字預(yù)失真發(fā)射器等高性能通信設(shè)備可以使用 FPGA 上的專用 SerDes 端口顯著節(jié)省成本，同時受益于多載波接收器設(shè)計的高 SNR 和 SFDR 性能。頻譜分析儀可以通過隔離數(shù)字和模擬電路的能力來提高整體系統(tǒng)性能。ATE 和醫(yī)學(xué)成像等多通道應(yīng)用將受益于減少的引腳數(shù)，從而簡化布線并節(jié)省更多空間。
結(jié)論
數(shù)據(jù)轉(zhuǎn)換器的 JESD204 標準使高速、高分辨率 ADC 可以通過一對傳輸線傳輸高速數(shù)據(jù)。通過使用游程限制信號恢復(fù)數(shù)據(jù)時鐘，并使用 COMMA 字符進行初始幀同步，減輕了標準串行傳輸?shù)睦щy。因此，8B/10B 信號的直流偏移為零，可以通過任何高通器件傳輸，例如隔直流電容器。JESD204 標準還允許通過幀對齊監(jiān)控在不丟失數(shù)據(jù)的情況下進行幀對齊。它還提供了一種通過使用加擾多項式來減少非諧波雜散的方法。
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