時鐘走線與信號擺幅

 

PCB 上的走線類似于低通濾波器，當(dāng)時鐘信號沿著走線傳輸時，會造成時鐘信號衰減，并且脈沖沿的失真隨線長增加。更高的時鐘信號頻率會導(dǎo)致衰減、失真和噪聲增加，但不會增加抖動，在低壓擺率時抖動最大（圖 1），一般使用高壓擺率的時鐘沿。為了實(shí)現(xiàn)高質(zhì)量的時鐘，要使用高擺幅時鐘信號和短時鐘 PCB 走線；由時鐘驅(qū)動的器件應(yīng)該盡可能靠近時鐘分配器件放置。

 

圖 1. ADCLK925 的均方根抖動與輸入壓擺率的關(guān)系

 

ADCLK954² 時鐘扇出緩沖器和 ADCLK914³ 超快時鐘緩沖器就是兩款此類時鐘分配器件。ADCLK954 包括 12 個輸出驅(qū)動，可以在 50-?的負(fù)載上驅(qū)動全擺幅為 800-mV 的 ECL（發(fā)射極耦合邏輯）或者 LVPECL（低壓正 ECL）信號，形成 1.6 V 的總差分輸出擺幅，如圖2 所示。它可以在4.8 GHz 反轉(zhuǎn)率下工作。ADCLK914 可以在 50-?負(fù)載上驅(qū)動 1.9 V 高壓差分信號 (HVDS)，形成 3.8 V 的總差分輸出擺幅。ADCLK914 具有7.5-GHz 的反轉(zhuǎn)率。

 

當(dāng)驅(qū)動 DAC 時，時鐘分配器件應(yīng)該盡可能靠近 DAC 的時鐘輸入放置，這樣，所需的高壓擺率、高幅度時鐘信號才不會引起布線困難、產(chǎn)生 EMI 或由電介質(zhì)和其它損耗造成減弱。值得注意的是，走線的特性阻抗(Z₀)會隨走線尺寸（長度、寬度和深度）而變化；驅(qū)動器的輸出阻抗必須與特性阻抗匹配。

 

圖2. 采 用 3.3V 電 源供電時 ADCLK954 時 鐘緩沖器的輸出波形

 

輸出端接

 

時鐘信號衰減會增加抖動，因此對驅(qū)動器輸出的端接很重要，這可以避免信號反射，并可通過相對較大的帶寬實(shí)現(xiàn)最大能量傳輸。確實(shí)，反射可以造成下沖和過沖，嚴(yán)重降低信號和整體時鐘的性能，或者在極端情況下，可能會損壞接收器或驅(qū)動器。反射因阻抗不匹配而引起，在走線沒有適當(dāng)端接時發(fā)生。由于反射系數(shù)本身具有高通特性，因此這對具有快速上升和下降時間的高速信號更重要。反射脈沖與主時鐘信號相疊加，削弱了時鐘脈沖。如圖3 所示，它對上升沿和下降沿增加了不確定的延時或者抖動，從而影響時鐘信號的邊沿。

 

圖3. 由端接不當(dāng)引起的反射信號抖動

 

端接不當(dāng)使回聲的幅度隨著時間而變化，因此?t 也會隨時間變化。端接的時間常數(shù)也會影響回聲脈沖的形狀和寬度。基于以上原因，反射引起的附加抖動，從形狀看類似增加經(jīng)典抖動的高斯特性。為了避免抖動和時鐘質(zhì)量降低的不利影響，需要使用表 1 中總結(jié)的恰當(dāng)信號端接方法。Z₀ 是傳輸線的阻抗； Z_OUT 是驅(qū)動器的輸出阻抗， Z_IN 是接收器的輸入阻抗。顯示CMOS 和 PECL/LVPECL電路。

 

表1. 時鐘端接

 

參考電路

 

¹www.analog.com/en/products/clock-and-timing/clock-generation-distribution.html.

 

²www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk954/products/product.html.

 

³www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk914/products/product.html.

 

 

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